[发明专利]氧化物介质层经时绝缘击穿可靠性测试方法

说明书

技术领域

本发明涉及半导体制造工艺，更具体地说，本发明涉及一种氧化物介质层经时绝缘击穿可靠性测试方法。

背景技术

经过长期研究发现，经时绝缘击穿TDDB（time dependent dielectric breakdown，也称为经时介质击穿、经时击穿、与时间相关电介质击穿）是超大规模集成电路MOS器件栅极氧化层失效的主要机制。

经时绝缘击穿TDDB可靠性测试，是评价MOS晶体管的薄栅氧化层质量的重要方法。具体地说，经时绝缘击穿TDDB可靠性测试指的是:在栅极上加恒定的电压，使器件处于积累状态;经过一段时间后，氧化膜（氧化层）就会击穿(一般，栅极漏电流突然增大100倍以上时的状态被定义为击穿)，这期间经历的时间就是在该条件下的寿命。

对于经时绝缘击穿可靠性测试，一般在进行经时绝缘击穿可靠性测试时，需要花费较长的时间，往往用高电压进行加速来缩短测试时间。JEDEC/FSA(JP-001)对TDDB可靠性测试方法有指导性说明。

但JEDEC/FSA(JP-001)的测试只是简单测试绝缘层随时间的耐电压能力。而在某些具体的应用上，如闪存中浮栅的电荷遂穿介质层，在高电压下电子遂穿SiO2遂穿层时有电子残留在遂穿层，但遂穿层又需要在低电压下绝缘，即遂穿层会不断有电荷注入。在这种实际应用情况下，遂穿介质层随时间的耐压能力评估需要更加合理的测试评估方法。

因此，希望能够提供一种更合理更精确的氧化物介质层经时绝缘击穿可靠性测试方法。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种更合理更精确的氧化物介质层经时绝缘击穿可靠性测试方法。

为了实现上述技术目的，本发明提出一种氧化物介质层经时绝缘击穿可靠性测试方法，其包括：在多个测试期期间，对测试结构施加应力加速电压，并且测试氧化物介质的漏电流监测值；以及在多个注入期期间，不对测试结构施加加速电压，而是向待测试的氧化物介质层注入应力加速电流；其中，所述多个测试期与多个注入期相互交错。

优选地，在所述多个测试期期间对测试结构施加的加速电压在各自的测试期内保持恒定，并且之前的测试期期间对测试结构施加的加速电压小于后续的测试期期间对测试结构施加的加速电压。

优选地，在所述多个测试期期间对测试结构施加的加速电压恒定且相等。

优选地，所述氧化物介质层是SiO2介质层或其他用于遂穿介质，如Al2O3等。

优选地，所述氧化物介质层用作MOS晶体管的栅极氧化物介质层。

优选地，所有测试期的时间周期的时长相等。

优选地，所有注入期的时间周期的时长相等。

优选地，所有注入期内的注入应力加速电流的大小相等。

优选地，所述注入应力加速电流的大小介于1uA-10mA的范围内。

优选地，所有测试期的时间周期的时长以及所有注入期的时间周期的时长为介于1ms-10ms的范围内。

根据本发明，先在氧化物介质层中注入一些电子，再在测试结构上加电压进行电压应力加速，测试氧化物介质层的漏电流在承受电压时随时间是否由于介质绝缘性变差而增加，由此可有利地测试含有电荷的氧化物介质的随时间耐压能力。

所以，本发明提供了一种更合理更精确的氧化物介质层经时绝缘击穿可靠性测试方法。而且，根据本发明的氧化物介质层经时绝缘击穿可靠性测试方法利用人为可控的方法产生精确的电荷注入量，可有利地专门用来评估某些具体应用。由此可利用根据本发明实施例的氧化物介质层经时绝缘击穿可靠性测试方法来更快更精确地进行绝缘能力的时间评估。

附图说明

结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：

图1示意性地示出了根据本发明第一实施例的氧化物介质层经时绝缘击穿可靠性测试方法的示意图。

图2示意性地示出了根据本发明第二实施例的氧化物介质层经时绝缘击穿可靠性测试方法的示意图。

图3示意性地示出了根据本发明第三实施例的氧化物介质层经时绝缘击穿可靠性测试方法的示意图。

需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。

具体实施方式

为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。