[发明专利]逻辑时序单元及基于该时序单元的自动化设计平台

说明书

一、技术领域：

本发明涉及一种逻辑时序设计及基于该时序单元的自动化设计平台。

二、背景技术：

在现有的技术中,逻辑电路工作的最高时钟频率取决于最长逻辑链,以图1为例,逻辑链L1,L2,L3长度分别为50纳秒,40纳秒,100纳秒, 逻辑链L3决定系统工作的最高时钟频率不得高于10兆赫兹,从而限制了逻辑电路的工作速度。另一方面，在图1中，对于逻辑链L1和L2，为了等待L3计算完成，分别至少有50纳秒和60纳秒的等待时间，造成了时序浪费。

三、发明内容：

本发明为了解决上述背景技术中的不足之处，提供一种逻辑时序设计及基于该时序单元的自动化设计平台，其将系统中的逻辑链进行优化，使时序得到充分利用，大幅提高逻辑电路最高工作时钟频率。

为实现上述目的，本发明采用的技术方案为：一种逻辑时序单元，其特征在于：逻辑时序单元包括数据输入端口、主锁存器输出端口、从锁存器输出端口和时钟输入端口；所述的主锁存器由相串联的带有差分使能端口的倒相器一、倒相器二和带有差分使能端口的倒相器三构成；所述的从锁存器由相串联的带有差分使能端口的倒相器四、倒相器五和带有差分使能端口的倒相器六构成；所述的时钟产生电路由相串联的倒相器七和倒相器八构成；所述的倒相器二的输出端连接有主锁存器输出缓冲器，倒相器五的输出端连接有从锁存器输出缓冲器。

根据不同集成电路生产工艺特点，调整主锁存器输出缓冲器，从锁存器输出缓冲器，优化逻辑时序单元的主锁存器输出端口和从锁存器输出端口，得到时序单元内部延时和带负载能力。

根据需要为逻辑时序单元的主锁存器输出端口和从锁存器输出端口增加对应的反相逻辑输出端口，增强时序单元的输出逻辑功能和电子自动化设计平台优化空间，简化时序单元间逻辑链长度。

根据实际逻辑需求，为逻辑时序单元增加复位和置位端口，相应对由相串联的带有差分使能端口的倒相器一、倒相器二和带有差分使能端口的倒相器三构成的主锁存器和对相串联的带有差分使能端口的倒相器一、倒相器二和带有差分使能端口的倒相器三构成的从锁存器进行修改，分别增加复位和置位控制，加强系统对逻辑时序单元的控制能力。

根据实际逻辑需求，为逻辑时序单元增加扫描链对带有差分使能端口的倒相器一、带有差分使能端口的倒相器三、带有差分使能端口的倒相器四、带有差分使能端口的倒相器六和时钟门控端口强系统可测试性，或满足系统低功耗设计需求。

所述的该时序单元的自动化设计平台的程序流程为：

（1）开始；

（2）输入电路描述、时序约束和工艺库；

（3）基于逻辑时序单元为时序单元且仅以从锁存器输出端口为输出翻译电路描述；

（4）以逻辑时序单元的时钟输入端口为起始，数据输入端口为终点，计算各逻辑链长度；

（5）逻辑链优化；

（6）所有逻辑链长度满足时序约束，是，则输出门级网表，结束；否，则对所有不满足时序约束的逻辑链起始端时序单元输入端逻辑链进行优化，得到合适的时间裕度；

（7）基于逻辑时序单元为时序单元仅以主锁存器输出端口为输出翻译时序不收敛的逻辑链；

（8）将时序不收敛的逻辑链分割或复制；

（9）将分割后的逻辑链间插入合适延时；

（10）计算分割后逻辑链长度；

（11）逻辑链长度满足时序约束，是，则是，则输出门级网表，结束；否，则修改电路描述、时序约束；返回步骤（2）。

与现有技术相比，本发明具有的优点和效果如下：本发明基于时序单元实现电子自动化设计,减少时序浪费，使时序得到充分利用，并幅提高逻辑电路时钟频率。

四、附图说明：

图1 是逻辑系统时序示意图；

图2 是本发明提供的新型时序单元结构图；

图3是本发明提供的电子自动化设计平台方案流程图；

图4是本发明提供的电子自动化设计平台方案工作示意图；

图5是常用可编程计数器结构图；

图6是常用可编程计数器时序单元结构图；

图7是本发明实施例可编程计数器时序单元结构图；

图8是本发明实施例可编程计数器结构图；

图9是本发明实施例优化后可编程计数器结构图；