[发明专利]一种引线框架的宝塔式IC芯片堆叠封装件及其生产方法

说明书

技术领域

本发明属于电子信息自动化元器件制造技术领域，涉及一种IC芯片堆叠封装件，尤其涉及一种引线框架的宝塔式IC芯片堆叠封装件；本发明还涉及一种该封装件的生产方法。

背景技术

随着微型化以及性能提升趋势的不断发展，设计人员不断寻求在尽可能小的空间内获得尽可能高的电气功能和性能。在这一过程中存在的两个关键限制因素通常是集成度和I/O引脚限制。芯片空间和连接限制可从两个不同的层次来解决：第一种方法是通过片芯(或称裸片)层次的工艺尺度缩小来实现更高的集成度；第二种方法是通过堆叠多个芯片，即堆叠式封装或堆叠式电路板来实现更高的集成度。在现有芯片制造技术的基础上，芯片堆叠方式是利用现有技术获得下一代存储器密度的首选方法，并且可以实现不同类型（如数字、模拟、逻辑等）芯片间堆叠封装，实现系统性功能。

随着芯片、晶圆和封装水平的提高，在叠层封装中，低外形丝焊技术（或宝塔式丝焊技术）高度限制及叠层技术构形增加的复杂性对在叠层芯片应用中的丝焊技术提出了一些特殊的挑战。当芯片厚度减小时，不同线环形层之间的间隙相应减少。需要降低较低层的引线键合环形高度，以避免不同的环形层之间的线短路。环形顶层也需要保持低位，以便消除在模塑化合物外部暴露出焊线的现象。器件最大的环形高度，不应高于保持环形层之间最佳缝隙的芯片厚度。另外，模塑技术叠层芯片封装中线密度和线长度的增加，使模塑叠层封装比传统的单芯片封装更加困难。不同层的引线键合的环形，受到变化的各种的牵引力的影响，可形成焊线偏差的各种改变，从而增加了焊线短路的可能性。

发明内容

为了克服上述现有技术中存在的问题，本发明的目的是提供一种引线框架的宝塔式IC芯片堆叠封装件，不仅能堆叠封装厚度尺寸较小的芯片，实现相应的功能，而且能保证焊线之间不短路，解决了现有技术中存在的问题。

本发明的另一目的是提供一种上述堆叠封装件的生产方法。

为实现上述目的，本发明所采用的技术方案是：一种引线框架的宝塔式IC芯片堆叠封装件，包括引线框架载体、内引脚和外引脚，引线框架载体上封装有塑封体，引线框架载体上、从下往上粘贴有外形尺寸依次减小的至少三层IC芯片，相邻两层IC芯片之间压焊有键合线，每层IC芯片与内引脚之间也压焊有键合线。

本发明所采用的另一技术方案是：一种生产上述引线框架的宝塔式IC芯片堆叠封装件的方法：

a.晶圆减薄

粗磨范围从原始晶圆片厚度到最终晶圆厚度+65μm+胶膜厚度，粗磨时： 3层堆叠封装所用晶圆的粗磨速度70～120μm/min，3层以上堆叠封装所用晶圆的粗磨速度50μm～100μm/min；细磨范围从最终晶圆厚度+65μm+胶膜厚度到最终晶圆片厚度+胶膜厚度+15μm，细磨时：3层堆叠封装所用晶圆的细磨速度13～16μm/min，3层以上堆叠封装所用晶圆的细磨速度10μm～13μm/min；抛光范围从最终晶圆厚度+胶膜厚度+15μm到最终晶圆厚度+胶膜厚度；3层堆叠封装所用芯片最终厚度为100μm～120μm，4层～5层堆叠封装所用芯片最终厚度为50μm～75μm，5层以上堆叠封装所用芯片最终厚度为35μm～50μm；

b.划片

对减薄后的晶圆划片，划片时应用防碎片技术，并控制进刀速度≤5～8mm/min，预防裂纹和碎片；

c.上芯、烘烤、压焊

当下层IC芯片和上层IC芯片外形尺寸差小于1.2mm时，多层IC芯片分别上芯、烘烤和压焊；即：上芯时，第一层IC芯片与引线框架载体之间采用导电胶或绝缘胶，相邻两层IC芯片之间使用绝缘胶或胶膜片；烘烤时所用的烘烤工艺和烘烤设备与普通同封装形式上芯后的烘烤工艺和烘烤设备相同，但采用绝缘胶作为粘贴材料时，烘烤温度是175℃；采用胶膜片作为粘贴材料时，烤温度是150℃；每粘贴一层IC芯片并烘烤后，均需压焊该层IC芯片与内引脚之间的键合线和与该层IC芯片相邻的下层IC芯片之间的键合线；

当下层IC芯片和上层IC芯片尺寸差大于或等于1.2 mm时，多层IC芯片分别上芯后，一次烘烤和压焊；上芯时，第一层IC芯片与引线框架载体之间采用导电胶或绝缘胶，相邻两层IC芯片之间使用绝缘胶或胶膜片；烘烤时所用的烘烤工艺和烘烤设备与普通同封装形式上芯后的烘烤工艺和烘烤设备相同，但采用绝缘胶作为粘贴材料时，烘烤温度是175℃；采用胶膜片作为粘贴材料时，烤温度是150℃；烘烤后，先从上往下依次压焊相邻两层最IC芯片之间的键合线，然后从下往上依次压焊IC芯片与内引脚之间的键合线；