[发明专利]存储器控制器和动态随机存取存储器接口

权利要求书

1.一种经配置以与存储器设备通信的存储器接口，所述存储器接口包括：

差分时钟信道，其用于将参考时钟信号传输到所述存储器设备；

并行命令总线，其用于将一个或多个命令传输到所述存储器设备，其中所述并行命令总线不要求在上电时校准；和

串行地址总线，其用于将一个或多个地址传输到所述存储器设备，其中每个地址均识别所述存储器设备内的位置。

2.根据权利要求1所述的存储器接口，其中经由所述并行命令总线传输的命令与经由所述串行地址总线大体同时传输的地址相关联。

3.根据权利要求1所述的存储器接口，其中所述存储器设备包括动态随机存取存储器（DRAM）。

4.根据权利要求1所述的存储器接口，其中在上电操作之后但在所述一个或多个地址经由所述串行地址总线传输之前，所述串行地址总线经由链路训练例程校准。

5.根据权利要求4所述的存储器接口，进一步包括数据总线，其中所述链路训练例程包括：

经由所述并行命令总线将第一命令传输到所述存储器设备，以指示训练模式序列将经由所述串行地址总线发送到所述存储器设备；

经由所述串行地址总线将所述训练模式序列传输到所述存储器设备，其中所述存储器设备将反映接收到的所述训练模式序列的版本的值存储在链路训练寄存器中；

经由所述并行命令总线将第二命令传输到所述存储器设备，以请求对存储在所述链路训练寄存器中的所述值的访问；

经由所述数据总线读取存储在所述链路训练寄存器中的所述值；和

基于从所述链路训练寄存器中读取的所述值，确定与所述串行地址总线相关联的传输参数。

6.根据权利要求1所述的存储器接口，其中所述存储器设备包括：

多个DRAM模块；和

逻辑设备，所述逻辑设备耦合至所述存储器接口并包括逻辑，所述逻辑经配置以：将经由所述命令总线接收到的命令传输到所述多个DRAM模块中每一个所述DRAM模块，并且对于每一条命令，将经由所述串行地址总线接收到的一个或多个地址传输到由所述命令所识别的所述多个DRAM模块中的特定DRAM模块。

7.根据权利要求6所述的存储器接口，其中所述多个DRAM模块包含在与所述逻辑设备相同的集成电路内。

8.一种系统，包括：

存储器设备；和

存储器接口，经配置以与所述存储器设备通信，所述存储器接口包括：

差分时钟信道，其用于将参考时钟信号传输到所述存储器设备；

并行命令总线，其用于将一个或多个命令传输到所述存储器设备，

其中所述并行命令总线不要求在上电时校准，和

串行地址总线，其用于将一个或多个地址传输到所述存储器设备，

其中每个地址均识别所述存储器设备内的位置。

9.根据权利要求8所述的系统，其中经由所述并行命令总线传输的命令与经由所述串行地址总线大体同时传输的地址相关联。

10.一种用于与存储器设备通信的方法，所述方法包括：

经由差分时钟信道将参考时钟信号传输到所述存储器设备；

经由并行命令总线将一个或多个命令传输到所述存储器设备，其中所述并行命令总线不要求在上电时校准；以及

经由串行地址总线将一个或多个地址传输到所述存储器设备，其中每个地址均识别所述存储器设备内的位置。