[发明专利]存储器控制器和动态随机存取存储器接口

说明书

技术领域

本发明总体上涉及存储器接口，并且，更具体地，涉及存储器控制器和动态随机存取存储器（DRAM）接口。

背景技术

目前的标准存储器接口通常实现并行命令和地址总线。例如，用于DDR3 SDRAM的JEDEC规范定义了16个地址引脚（A0-A15），3个库（bank）地址引脚（BA0-BA2），和5个命令引脚（CS#，CKE#，RAS#，CAS#，WE#），共计24个引脚。用于GDDR5 SGRAM的JEDEC规范定义了14个地址引脚（A0-A12，加上RFU（保留））和4个库地址引脚（BA0-BA3）（经由双倍数据速率寻址来共享9个物理引脚）、1个地址总线反转引脚（ABI#）和5个命令引脚（CS#，CKE#，RAS#，CAS#，WE#），共计15个引脚。

其他类型的接口实现高速串行接口。例如，和Peripheral Component Interconnect(PCIe)（外围组件互连标准）具有一个或多个用于命令和数据传送的通路（用于通信的差分信号）。然而，串行接口通常需要广泛的校准以提供必要的数据传输带宽。例如，PCIe标准定义了链路训练序列，其必须在数据可以通过该串行链路传输之前执行。链路训练序列发现链路中的通路数量、该链路的最大速度和该链路的物理性质，诸如每个通路的时序偏差。串行链路需要在该链路可以高速操作之前确定这些参数，同时保持数据传输的准确性。这些接口可能还需要诸如中的辅助信道的低速边带通信信道以启动校准。

常规存储器接口的一个缺点是并行命令和地址总线需要大量的互连。存储器控制器和存储器设备之间的路由可能变得复杂并在印刷电路板的布局中需要很多物理空间。虽然转换成纯粹的串行命令和地址总线可以减少所需的互连数量，但是广泛校准的要求导致了在任何数据可通过链路被传输之前的上电延迟。此外，可能需要边带通信信道以校准串行链路，该串行链路增加了在正常操作期间用不到的额外互连。

如上所述，本领域需要一种用于将命令和地址发送到存储器设备的改进技术。

发明内容

本发明的一个实施例提出了一种经配置以与存储器设备通信的存储器接口。所述存储器接口包括用于将参考时钟信号传输到所述存储器设备的差分时钟信道、用于将一个或多个命令传输到所述存储器设备的未校准并行命令总线和用于将一个或多个地址传输到所述存储器设备的串行地址总线，其中每个地址均识别所述存储器设备内的位置。

本发明的另一实施例提出了一种包括存储器设备和经配置以与所述存储器设备通信的存储器接口的系统。所述存储器接口包括用于将参考时钟信号传输到所述存储器设备的差分时钟信道、用于将一个或多个命令传输到所述存储器设备的未校准并行命令总线和用于将一个或多个地址传输到所述存储器设备的串行地址总线，其中每个地址均识别所述存储器设备内的位置。

本发明的又一实施例提出了一种用于与存储器设备通信的方法。所述方法包括以下步骤：将参考时钟信号经由差分时钟信道传输到所述存储器设备，将一个或多个命令经由未校准并行命令总线传输到所述存储器设备，以及将一个或多个地址经由串行地址总线传输到所述存储器设备，其中每个地址均识别所述存储器设备内的位置。

所公开的技术的一个优势是相对于行业标准并行接口，减少了将命令和地址传输到存储器设备所需的互连的数量。另外，通过从地址总线分离命令总线，小的未校准并行命令总线可以被用于启动串行地址总线的校准，从而避免了对在正常操作期间用不到的独立低速边带通信信道的需要。

附图说明

因此，可以详细地理解上述本发明的特征，并且可以参考实施例得到对如上面所概括的本发明更具体的描述，其中一些实施例在附图中示出。然而，应当注意的是，附图仅用于示意性地表示本发明的典型实施例，因此不应被认为是对本发明范围的限制，本发明可以具有其他等效的实施方式。

图1为示出了经配置以实现本发明一个或多个方面的计算机系统的框图；

图2示出了根据本发明一个实施例的并行处理子系统；

图3示出了根据本发明一个实施例的存储器接口的一部分；

图4示出了根据本发明一个实施例的包括多个DRAM模块的并行处理存储器；

图5示出了根据本发明另一实施例的包括多个DRAM模块的并行处理存储器；以及

图6展示了根据本发明一个实施例的用于初始化存储器接口的方法的流程图。

具体实施方式