[发明专利]一种半导体器件的制备方法

说明书

技术领域

本发明涉及半导体领域，具体地，本发明涉及一种半导体器件的制备方法。

背景技术

随着集成电路技术的持续发展，芯片上将集成更多器件，芯片也将采用更快的速度。在这些要求的推进下，器件的几何尺寸将不断缩小，在芯片的制造工艺中不断采用新材料、新技术和新的制造工艺。随着半导体器件，比如CMOS器件尺寸降低到28nm以下，在后端制程中通常采用超低K材料作为层间介质层，来获得更好的电阻电容性能。

在28nm及以下的CMOS器件中，经常使用双镶嵌工艺来形成多层互连结构，即多层互连结构相互堆叠，并使用层间介电层对这些多层互连结构进行隔离，往往使用低k材料来形成这里的层间介电层，然后在层间介电层中形成互连的沟槽和通孔，最后利用导电材料，来填充所述沟槽和通孔。在该工艺过程中往往包含有若干个刻蚀的步骤，因此经常会使用硬掩膜对器件进行隔离或保护，由于金属硬掩膜层具有更低的光刻胶剥离率以及更少的湿度摄入，得到广泛的应用，使用金属硬掩膜对低k层间介电层进行保护以及在之后将之去除。其中，在形成所述沟槽和通孔后，在进一步的填充导电材料时，由于所述金属硬掩膜具有高的深宽比，因此在填充时容易造成空洞和空隙，给填充带来困难。

此外不仅仅在所述双镶嵌工艺中存在空隙难以填充的问题，在形成浅沟槽隔离后填充时也会存在该问题，造成半导体器件产品良率降低，因此需要对目前的工艺过程进行改进，提高所述沟槽以及通孔填充效果。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明为了克服目前存在问题，提供了一种半导体器件的制备方法，包括：

提供半导体衬底；

在所述半导体衬底上依次形成蚀刻停止层、介电层、硬掩膜叠层以及金属硬掩膜层；

蚀刻所述金属硬掩膜层，形成开口；

以所述金属硬掩膜层为掩膜，蚀刻所述硬掩膜叠层、介电层，形成侧壁倾斜的锥形沟槽，其中，通过提高所述蚀刻温度和/或蚀刻气体的流量以在形成上述锥形沟槽的同时完全去除所述金属硬掩膜层。

作为优选，采用干法蚀刻以形成所述锥形沟槽。

作为优选，采用N₂气氛蚀刻以形成所述锥形沟槽。

作为优选，所述N₂流量为10-1000sccm。

作为优选，用于固定所述半导体衬底的静电卡盘的温度为150℃以上。

作为优选，所述蚀刻温度的控制为双区控制、多区控制或者基于晶片的控制。

作为优选，所述蚀刻温度中相邻两节点之间的最大温差小于5℃。

作为优选，所述硬掩膜叠层包括依次层叠的低K材料硬掩膜层以及氧化物硬掩膜层。

作为优选，所述氧化物硬掩膜层为TEOS层。

作为优选，所述低K材料硬掩膜层为BD材料层。

作为优选，所述金属硬掩膜选用TiN、BN和AlN中的一种或多种。

作为优选，所述介电层为超低K材料层。

作为优选，所述介电层为2.2BD、2.45BD或者2.55BD材料层。

作为优选，所述方法还包括去除部分所述蚀刻停止层的步骤。

作为优选，所述去除蚀刻停止层的步骤中用于固定半导体衬底的静电卡盘的温度为150℃以上，所述蚀刻温度的控制为双区控制、多区控制或者基于晶片的控制。

作为优选，所述去除蚀刻停止层的步骤中选用N₂进行蚀刻，其流量为10-1000sccm。

作为优选，通过DOE试验方法获得所述蚀刻温度和所述蚀刻气体流量。

作为优选，通过正交试验设计法或者析因法获得所述蚀刻温度和所述蚀刻气体流量。

在本发明中为了在填充沟槽时获得更好的效果，在所述金属硬掩膜下方设置硬掩膜叠层，并且在蚀刻形成沟槽的过程中，通过提高所述蚀刻温度、蚀刻气体的流量从而形成锥形沟槽，在形成上述锥形沟槽的同时完全去除所述金属硬掩膜层，从而最上层硬掩膜叠层获得更大的开口，利用所述锥形沟槽能获得更好的填充效果，克服了现有技术中容易出现空洞和空隙的问题，方法简单易控，提高了半导体器件的良率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，