[发明专利]用于数据记录与回放的装置、系统及方法有效

专利信息
申请号: 201210326610.1 申请日: 2012-09-05
公开(公告)号: CN102882585A 公开(公告)日: 2013-01-16
发明(设计)人: 张洪群;吴业炜;韩家玮;李安;张彧;张国敬 申请(专利权)人: 中国科学院对地观测与数字地球科学中心;清华大学
主分类号: H04B7/185 分类号: H04B7/185;H04L1/00;H04L25/02
代理公司: 北京鸿元知识产权代理有限公司 11327 代理人: 林锦辉;许向彤
地址: 100094 北京市海*** 国省代码: 北京;11
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摘要:
搜索关键词: 用于 数据 记录 回放 装置 系统 方法
【权利要求书】:

1.一种用于实现高速数据记录的装置,包括:

信号输入电路,被配置为接收从外部输入的基带信号,并且将所接收的基带信号转换为数据;

第一FPGA,与所述信号输入电路相连并且通过总线与外部记录装置相连,被配置为从信号输入电路接收数据,并且将所接收的数据持续输出到第二FPGA,以及在从第二FPGA接收到数据后,将所接收的数据通过总线传输到外部记录装置中进行记录;

第二FPGA,与所述第一FPGA相连,被配置为将从第一FPGA接收的数据写入到第一和第二存储单元中的一个存储单元中,同时从另一存储单元读取数据并缓存在第二FPGA的内部缓存中,并且在内部缓存所缓存的数据的大小达到第一预定值时,将内部缓存的数据传送到第一FPGA;

第一和第二存储单元,与所述第二FPGA相连,其中所述两个存储单元和所述第二FPGA协作进行乒乓缓存操作,

其中,所述第一和第二存储单元的存储容量大小相等,并且由第一FPGA根据输入信号的速率控制第二FPGA来设定。

2.如权利要求1所述的装置,其中,所述信号输入电路还包括:

电平及串并变换单元,用于对从外部输入的基带信号进行电平及串并变换。

3.如权利要求1所述的装置,还包括:

总线桥接器,用于实现第一总线与第二总线间的桥接,

其中,第一FPGA与总线桥接器通过第一总线相连,以及所述总线桥接器与外部记录装置通过第二总线相连。

4.如权利要求1所述的装置,其中,所述总线桥接器是PEX 8311。

5.一种用于实现高速数据回放的装置,包括:

信号输出电路,用于将所接收的数据转换为基带信号;

第三FPGA,与所述信号输出电路相连并且通过总线与外部记录装置相连,被配置为从外部记录装置读取所记录的数据,并将所读取的数据持续地传输到第四FPGA,以及在从第四FPGA接收到数据后,将所接收的数据按照指定速率传输到信号输出电路并转换为基带信号后进行回放;

第四FPGA,与所述第三FPGA相连,被配置为将从第三FPGA接收的数据写入到第三和第四存储单元中的一个内存单元中,同时从另一内存单元读取数据并缓存在第四FPGA的内部缓存中,并且在内部缓存所缓存的数据的大小达到第二预定值时,将内部缓存的数据传送到第三FPGA;以及

第三和第四存储单元,与所述第四FPGA相连,其中所述第三和第四存储单元和所述第四FPGA协作进行乒乓缓存操作。

6.如权利要求5所述的装置,其中,所述信号输出电路还包括:

电平及并串变换单元,用于对从所述第三FPGA输出的数据进行并串及电平变换。

7.如权利要求5所述的装置,还包括:

总线桥接器,用于实现第一总线与第二总线间的桥接,

其中,所述第三FPGA与总线桥接器通过第一总线相连,以及所述总线桥接器与外部记录装置通过第二总线相连。

8.如权利要求5所述的装置,其中,所述预定速率是由第三FPGA根据所接收的数据回放指令中的回放速率信息设定的。

9.如权利要求8所述的装置,其中,所述预定速率是由第三FPGA根据所接收的数据回放指令中的回放速率信息,通过频率综合器设定的。

10.一种数据记录与回放系统,包括:

如权利要求1到4中任何一个所述的装置;

如权利要求5到9中任何一个所述的装置;

记录装置。

11.如权利要求10所述的数据记录与回放系统,其中,所述第一FPGA和第二FPGA分别与所述第三FPGA和第四FPGA相同,以及所述第一和第二存储单元分别与所述第三和第四存储单元相同。

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