[发明专利]用于数据记录与回放的装置、系统及方法

说明书

技术领域

本发明涉及数字通信技术领域，更为具体地，涉及一种对高速数字信号进行记录和回放的数据记录与回放系统及方法。

背景技术

在高速数字通信系统设计过程中，为了便于调试和测试通信系统，需要产生特定的数据并且使用该特定数据对系统性能进行调试和测试。同时，为了提高实际测试和系统级联调试时的效率，需要将测试过程中收到的信号先按照要求记录下来，并在调试的过程中将所记录的数据文件以电信号的形式按照需要的码速进行回放，以便于在调试过程中发现并改正系统中存在的问题。

在遥感和卫星通信系统中，数据传输速率可以在1兆比特每秒（Mbps）到1000Mbps的范围内变化。在一些主流遥感和卫星通信系统中，数据传输速率已经达到100Mbps，甚至是吉比特每秒（Gbps）的量级，例如美国航空航天局和日本宇宙航空研究开发机构已经有多个卫星项目实现了Gbps量级的下行传输链路，而我国下一代空间卫星通信的传输速率也将达到Gbps量级。

为了适配遥感和卫星通信系统中的1Mbps到1000Mbps的数据速率变化，在目前遥感和卫星通信系统所使用的高速数据记录与回放系统中，通常需要设置手动更改系统。这些手动更改系统导致高速数据记录与回放系统的操作复杂并且容易出现错误。此外，在目前的高速记录与回放系统中，由于瞬间高速信号的输入输出，导致系统产生溢出等不稳定情况。

发明内容

鉴于上述问题，本发明的一个目的是提供一种数据记录与回放系统及方法，其能够自适应地适配数据传输速率中的变化。

本发明的另一目的是提供一种用于实现高速数据记录的装置及方法。

本发明的另一目的是提供一种用于实现高速数据回放的装置及方法。

根据本发明的一个方面，提供一种用于实现高速数据记录的装置，包括：信号输入电路，被配置为接收从外部输入的基带信号，并且将所接收的基带信号转换为数据；第一FPGA，与所述信号输入电路相连并且通过总线与外部记录装置相连，被配置为从信号输入电路接收数据，并且将所接收的数据持续输出到第二FPGA，以及在从第二FPGA接收到数据后，将所接收的数据通过总线传输到外部记录装置中进行记录；第二FPGA，与所述第一FPGA相连，被配置为将从第一FPGA接收的数据写入到第一和第二存储单元中的一个存储单元中，同时从另一存储单元读取数据并缓存在第二FPGA的内部缓存中，并且在内部缓存所缓存的数据的大小达到第一预定值时，将内部缓存的数据传送到第一FPGA；第一和第二存储单元，与所述第二FPGA相连，其中所述两个存储单元和所述第二FPGA协作进行乒乓缓存操作，其中，所述第一和第二存储单元的存储容量大小相等，并且由第一FPGA根据输入信号的速率控制第二FPGA来设定。

在上述方面的一个或多个示例中，所述装置还可以包括：电平及串并变换单元，用于对从外部输入的信号进行电平及串并变换。

在上述方面的一个或多个示例中，所述装置还可以包括：总线桥接器，用于实现第一总线与第二总线间的桥接，其中，所述第一FPGA与总线桥接器通过第一总线相连，以及所述总线桥接器与外部记录装置通过第二总线相连。

在上述方面的一个或多个示例中，所述总线桥接器可以是PEX 8311。

根据本发明的另一方面，提供一种用于实现高速数据回放的装置，包括：信号输出电路，用于将所接收的数据转换为基带信号；第三FPGA，与所述信号输出电路相连并且通过总线与外部记录装置相连，被配置为从外部记录装置读取所记录的数据，并将所读取的数据持续地传输到第四FPGA，以及在从第四FPGA接收到数据后，将所接收的数据按照指定速率传输到信号输出电路并转换为基带信号后进行回放；第四FPGA，与所述第三FPGA相连，被配置为将从第三FPGA接收的数据写入到第三和第四存储单元中的一个内存单元中，同时从另一内存单元读取数据并缓存在第四FPGA的内部缓存中，并且在内部缓存所缓存的数据的大小达到第二预定值时，将内部缓存的数据传送到第三FPGA；以及第三和第四存储单元，与所述第四FPGA相连，其中所述第三和第四存储单元和所述第四FPGA协作进行乒乓缓存操作。

在上述方面的一个或多个示例中，所述信号输出电路还可以包括：电平及并串变换单元，用于对从第三FPGA输出的数据进行并串及电平变换。

在上述方面的一个或多个示例中，所述装置还可以包括：总线桥接器，用于实现第一总线与第二总线间的桥接，其中，所述第三FPGA与总线桥接器通过第一总线相连，以及所述总线桥接器与外部记录装置通过第二总线相连。