[发明专利]采用应力记忆技术制造半导体器件的方法

权利要求书

1.一种制造半导体器件的方法，所述方法包括：

提供包括衬底以及在所述衬底的上部的栅电极的结构，所述栅电极具有相反的两侧；

将掺杂非晶源/漏区分别形成至所述栅电极的所述两侧，使得所述非晶源/漏区越过所述衬底的沟道区而彼此间隔开；以及

随后对所述衬底进行退火，以使所述掺杂非晶源/漏区再结晶，并且

其中，形成所述掺杂非晶源/漏区包括：将杂质注入所述衬底中，所述杂质减小在所述衬底的退火期间在不同的晶向上晶体生长速率之间的差异。

2.根据权利要求1所述的方法，其中形成所述掺杂非晶源/漏区包括：将C或N注入所述衬底中。

3.根据权利要求2所述的方法，其中注入C或N的能量水平处于5KeV至10KeV的范围之内。

4.根据权利要求2所述的方法，其中形成所述掺杂非晶源/漏区包括：

执行预非晶化注入工艺，在所述预非晶化注入工艺中将Si或Ge注入所述衬底中，以形成所述衬底的非晶源/漏区；以及

随后以C或N掺杂所述非晶源/漏区。

5.根据权利要求4所述的方法，其中注入Ge或Si的能量水平处于10KeV至35KeV的范围之内。

6.根据权利要求2所述的方法，其中形成所述掺杂非晶源/漏区包括：在将所述衬底的区域非晶化的预非晶化注入工艺中，将C或N注入所述衬底中。

7.根据权利要求2所述的方法，其中以1E14至5E15原子/cm²的剂量注入C或N，并且还包括将n导电类型杂质注入到所述掺杂非晶源/漏区中。

8.根据权利要求1所述的方法，其中所述衬底的退火是在450℃至800℃的温度范围内执行。

9.根据权利要求1所述的方法，还包括：在对所述衬底进行退火之前，在所述衬底的所述掺杂非晶源/漏区之上形成应力诱导层，所述应力诱导层在所述掺杂非晶源/漏区的再结晶期间对所述掺杂非晶源/漏区施加应力。

10.根据权利要求9所述的方法，还包括：在所述掺杂非晶源/漏区已经再结晶之后，去除所述应力诱导层。

11.一种制造半导体器件的方法，所述方法包括：

提供包括衬底以及设置在所述衬底的上部的栅电极的结构，所述栅电极具有相反的两侧，其中所述衬底具有分别位于所述栅电极的所述两侧的源/漏区以及夹设在所述源/漏区之间的沟道区；

通过在所述源/漏区中以在<001>和<110>晶向上实质上相同的速率生长晶体而在所述衬底的所述沟道区中诱发应力，所述<001>和<110>晶向分别实质上垂直于所述衬底的上表面和平行于所述衬底的上表面，

其中在所述沟道区中诱发应力包括：非晶化所述源/漏区以形成非晶源/漏区，以及随后对所述非晶源/漏区进行使所述非晶源/漏区再结晶的固相外延生长工艺。

12.根据权利要求11所述的方法，其中在所述沟道区中诱发应力包括：在执行所述固相外延生长工艺之前，将C或N注入所述源/漏区中，并且所述固相外延生长工艺包括对所述衬底进行退火。

13.根据权利要求12所述的方法，其中注入C或N的能量水平处于5KeV至10KeV的范围之内。

14.根据权利要求12所述的方法，其中在所述沟道区中诱发应力包括：

执行预非晶化注入工艺，在所述预非晶化注入工艺中将Si或Ge注入所述衬底中，以形成所述衬底的非晶源/漏区；以及

随后以C或N掺杂所述非晶源/漏区。

15.根据权利要求14所述的方法，其中注入Ge或Si的能量水平处于10KeV至35KeV的范围之内。

16.根据权利要求12所述的方法，其中非晶化所述源/漏区包括预非晶化注入工艺，在所述预非晶化注入工艺中将C或N注入所述衬底的所述源/漏区中。

17.根据权利要求12所述的方法，其中以1E14至5E15原子/cm²的剂量注入C或N，并且还包括将n导电类型杂质注入到所述掺杂非晶源/漏区中。