[发明专利]采用应力记忆技术制造半导体器件的方法

说明书

本申请要求2011年11月4日提交至韩国知识产权局的韩国专利申请No.10-2011-0114631的优先权，其公开通过全文引用结合于此。

技术领域

本发明构思涉及一种采用应力记忆技术（SMT）制造半导体器件的方法。

背景技术

为了改善金属氧化物半导体（MOS）晶体管的性能，可以提高MOS晶体管的沟道区的导电性。例如，可以改变沟道区的晶格结构，以增加电荷载流子的迁移率并且从而提高沟道区的导电性。

应力记忆技术（SMT）是可用于改变沟道区的晶格结构的技术之一。具体而言，SMT需要在即将形成MOS晶体管的沟道的沟道区附近形成非晶区以及在应力诱导层位于非晶区上的时间对非晶区进行退火。因此，非晶区在由应力诱导层施加应力于其上的状态下再结晶。结果，形成变形的晶体。变形的晶体保持其变形状态，即使在去除应力诱导层之后亦如此。从而，可认为应力被记忆在变形的晶体中。

变形的晶体在沟道区上起到应激物（stressor）的作用，其影响沟道区的晶格结构，从而增加电荷载流子的迁移率。

同时，在SMT的再结晶工艺期间，因为非晶区在由应力诱导层在其中诱发的应力之下再结晶，所以晶体往往沿着各个晶向以不同的速率生长。例如，在再结晶工艺中，晶体生长速率可以在<001>晶向上大于在<110>晶向上。在此情形下，晶体生长的夹断点可出现在（111）晶面附近，从而产生堆叠错误，即产生缺陷区。晕圈硼偏析（halo boron segregation）可出现在缺陷区，引起诸如期望的阈值电压的降低以及不期望的截止漏电流量的问题。

发明内容

根据本发明构思的一个方面，提供一种制造半导体器件的方法，该方法包括：提供具有衬底以及在衬底的上部的栅电极的结构；将掺杂非晶源/漏区分别形成至栅电极的两侧，使得非晶源/漏区越过衬底的沟道区而彼此间隔开；以及随后对衬底进行退火，以使掺杂非晶源/漏区再结晶，并且其中掺杂非晶源/漏区至少通过将杂质注入衬底中形成，杂质将减小衬底的退火期间在不同的晶向上晶体生长速率之间的差异。

根据本发明构思的另一个方面，提供一种制造半导体器件的方法，该方法包括：提供衬底以及在衬底的上部设置的栅电极，使得衬底具有分别位于栅电极的两侧的源/漏区以及夹设在源/漏区之间的沟道区；通过在源/漏区中以在<001>和<110>两个晶向上实质上相同的速率生长晶体而在衬底的沟道区中诱发应力，<001>和<110>晶向分别实质上垂直于衬底的上表面和平行于衬底的上表面，并且其中在沟道区中诱发应力包括：非晶化源/漏区以形成非晶源/漏区，以及随后对非晶源/漏区进行使非晶源/漏区再结晶的固相外延（SPE）生长工艺。

根据本发明构思的再一个方面，提供一种制造半导体器件的方法，该方法包括：提供衬底以及在衬底的上部的栅电极，使得衬底具有位于栅电极两侧的源/漏区；执行使源/漏区非晶化的预非晶化注入（PAI）工艺；将C或N注入非晶化的源/漏区中；形成覆盖衬底的应力诱导层；随后通过对衬底进行退火使非晶化的源/漏区再结晶；以及在衬底已经退火之后去除应力诱导层。

根据本发明构思的又一个方面，提供一种制造半导体器件的方法，该方法包括：提供衬底以及在衬底的上部设置的栅电极，使得衬底具有位于栅电极两侧的源/漏区；通过在-20℃至-100℃的温度范围内将C或N注入源/漏区而非晶化源/漏区；在衬底之上形成应力诱导层；以及通过在应力诱导层设置在衬底之上的情况下对衬底进行退火而使非晶化的源/漏区再结晶。

附图说明

通过以下参照附图对优选实施方式的详细说明，本发明构思的以上和其它方面和特征将变得更为明显，在附图中：

图1为根据本发明构思的制造半导体器件的方法的第一实施方式的流程图；

图2至图8和图10为中间结构的截面图，并且一起示出了根据本发明构思的制造半导体器件的方法的第一实施方式的示例；

图9是曲线图，出于比较的目的，示出在图7所示的方法的步骤期间以及在类似方法（但其省去后PAI掺杂工艺）的相应步骤期间<001>固相外延（SPE）晶体生长速率；

图11为根据本发明构思的制造半导体器件的方法的第二实施方式的流程图；

图12为在根据本发明构思的制造半导体器件的方法的第二实施方式中由主要（essential）工艺形成的中间结构的截面图；以及