[发明专利]半导体芯片

说明书

本申请是申请日为2010年5月12日、申请号为201010176664.5、发明名称为“半导体芯片及其救济设计方法”的发明专利申请的分案申请。

技术领域

本发明涉及一种在LSI中代表的薄膜器件、即内置有多个RAM(随机存取存储器)和逻辑电路的半导体芯片(半导体集成电路)中，有效适用于搭载RAM的测试电路和逻辑电路的测试电路时的技术，进而涉及一种用于确定RAM的救济方法的技术。本发明是一种有效适用于例如内置有RAM和CPU(中央处理装置)的系统LSI(大规模集成电路)等的逻辑LSI的技术。

背景技术

近年来，随着搭载了RAM、CPU等的称作系统LSI的逻辑LSI的高性能化，搭载在芯片内的RAM的种类及其搭载规模正在增大。在这种RAM部分中，在芯片内特别是布线和晶体管密集，容易产生故障，因此一般搭载在发生故障时可进行置换的预备电路即救济电路来实现成品率的提高。

在该系统LSI的救济电路设计中，存在如下问题，即：随着搭载规模的增加而产生的测试时间的增加、随着搭载RAM数量的增加而产生的用于测试器连接的外部输入输出引脚数量的增加，从而会谋求减少这些问题的救济设计。因此，以往开发出使用搭载在芯片内部的电路进行RAM部分的好坏判断的BIST(Built-in Self Test：自建内测)(专利文献1)，进而开发出自动实施到救济阶段的BISR(Built-in Self Repair：内建自救济)。

另外，在芯片内搭载着百种以上的各种各样的RAM的系统LSI中，作为考虑到随着搭载救济电路而产生的芯片面积增加和提高成品率的折中的设计方法，目前提出有I/O组救济方式(专利文献2)和用于合理化组数的成品率计算方法(专利文献3)，其目的在于防止救济时所需的救济保险丝的过量搭载而产生的芯片面积增加，上述I/O组救济方式将按各RAM实施的I/O救济集中在若干个RAM组中，对各RAM组实施I/O救济。

【专利文献1】日本特开平8-262116号公报

【专利文献2】日本特开2006-236551号公报

【专利文献3】日本特开2007-305670号公报

【非专利文献1】Multiple Word/Bit Line Redundancy for Semiconductor Memories，IEEE Journal of Solid-State Circuits，Vol，SC-13，No.5，PP.698-703，1978

【非专利文献2】Repair yield simulation with iterative critical area analysis for different types of failure，IEEE International Symposium on Defect and Tolerance in VLSI Systems，pp.305-313，2002.

发明内容

一般来说，公众所知晓的RAM的救济方式为：以包含故障部位的I/O为单位置换为救济电路的I/O救济、以列(Column：列方向，以下记为Col)为单位进行的Col救济、以及以行(Row：行方向，以下记为Row)为单位进行的Row救济。在这些救济方式中，为了确定最合适的救济方式，需要考虑作为对象的RAM的I/O数量、各I/O的存储单元阵列的形状、更要考虑RAM的规模。

例如各I/O的存储单元阵列为纵长形的RAM时，在纵向搭载救济电路能提高可救济的概率，因此在纵向单位进行救济的Col救济是有效的。但是，在这其中RAM的规模小或者缺陷密度低时，在RAM内部发生故障的概率低，因此即使可救济的概率低，但救济电路的面积增加小的Row救济能更为有利。另外，在RAM的规模小且I/O数量多时，I/O救济与Col救济相比，其救济电路的面积增加变小，因此I/O救济能成为最适合的救济方式。

因此，为了在搭载各种各样的RAM的系统LSI中合理化芯片救济效率，优选以下方式(这里记为“多个救济方式混装组救济”)：能够将具有I/O救济、Col救济、Row救济这些不同的救济方式的RAM搭载在同一个芯片内，对于这些RAM，将搭载相同救济方式的RAM集中在若干个组中进行救济。