[发明专利]半导体器件的金属布线及半导体器件的金属布线形成方法

说明书

技术领域

本发明涉及一种使用数字隔离器的半导体器件的金属布线及半导体器件的金属布线形成方法。

背景技术

对半导体器件进行金属布线时，在接通5千伏以上的高电压的区域，为了绝缘而在下部金属和上部金属之间形成利用非常厚的氧化膜的数字隔离区域。这种利用氧化膜的数字隔离区域有时与一般的低电压器件混合而形成。

一般的低电压半导体器件的金属布线通过在适当厚度的层间绝缘膜上反复使用金属和过孔(via)而形成。用于低电压的层间绝缘膜的厚度相比于前述的数字隔离器厚度薄很多。并且，过孔中埋入金属物质而形成接触插塞。接触插塞布置在各个金属之间，通过多个金属和布置在多个金属之间的接触插塞形成半导体器件的金属布线。

为此，现有的半导体器件的金属布线需要进行用于形成各个金属的金属形成工艺和用于形成各个接触插塞的过孔形成工艺。

但是，由于前述的数字隔离器所使用的物质的氧化膜厚度与用于低电压的层间绝缘膜的厚度差较大，因此当通过现有的半导体器件的金属布线同时制作数字隔离器和低电压器件时，如果基于现有的方法，会存在形成多个金属和多个接触插塞所需的工艺数变多，随之工艺费用增加、工艺效率降低的问题。

例如，与在数字隔离器中所使用的氧化膜厚度为17μm相比，用在低电压器件的形成在上部金属层与下部金属层之间的层间绝缘膜为1μm左右。并且，低电压器件最少需要4个金属布线层以形成金属布线。因此，为了形成4个金属布线，形成有3个层间绝缘膜。在此，即使形成4个金属布线和3个层间绝缘膜，其总厚度不过约4～5μm。也就是说，与数字隔离器的厚度相比，产生约12～13μm的厚度差。为了给低电压器件的最终金属层施加电信号，需要增设焊盘，此时需要进行与形成在最终金属层上的绝缘膜的厚度相应的蚀刻工艺。对12～13μm的厚度进行一次性蚀刻将存在工艺费用增加、工艺时间变长而导致工艺效率降低的问题。

并且，在平坦的绝缘膜上形成金属图案和层间绝缘膜的情况下，由于金属图案的弯曲，导致层间绝缘膜也会发生弯曲。为了去除这种弯曲的面，进行使沉积的层间绝缘膜平坦化的工艺(CMP：化学机械抛光)。但是，即使进行平坦化工艺，层间绝缘膜的弯曲也无法全部去除。其理由在于，根据金属图案的密度，在金属图案密度高的区域比低的区域发生的蚀刻相应减少。因此，相对于有金属图案的区域而言，在没有金属图案的区域上整体高度产生差异。即，发生阶梯差的问题，层间绝缘膜和金属层越多，阶梯差越严重。然而，在存在这种问题的状态下应用数字隔离器时，会产生更多的阶梯差，因此需要解决这种问题。

发明内容

本发明的目的在于提供一种能够提高半导体器件的金属布线工艺效率的半导体器件的金属布线和半导体器件的金属布线形成方法。

为了达到上述目的，本发明的一个实施例的半导体器件的金属布线，用于对相邻地布置有低电压施加区域和高电压施加区域的半导体器件施加电压，其特征在于包含：数字隔离区域；与所述半导体器件电连接的第一下部金属；与外部电源电连接的第一上部金属；多个层间绝缘膜，该多个层间绝缘膜层叠在所述第一下部金属与所述第一上部金属之间，每一个层间绝缘膜包含用于电连接所述第一下部金属和所述第一上部金属的至少一个接触插塞，布置在最下侧的层间绝缘膜的接触插塞与所述第一下部金属接触，布置在最上侧的层间绝缘膜的接触插塞与所述第一上部金属接触，在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞与另一侧层间绝缘膜的接触插塞相互接触。

在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞可以与另一侧层间绝缘膜的接触插塞相互交错地接触。

在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞可以与另一侧层间绝缘膜的接触插塞相互垂直地接触。

并且，进一步包含形成在相邻的两个层间绝缘膜之间的蚀刻停止层，所述接触插塞可以贯通所述蚀刻停止层。

所述层间绝缘膜可以是氧化膜。

所述层间绝缘膜可以通过拉伸膜和压缩膜交替沉积n次(n为自然数)而形成。

所述层间绝缘膜可以在最上部布置所述压缩膜。

在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞的宽度与另一侧层间绝缘膜的接触插塞的宽度相同。

所述接触插塞可由钨或铜制造。

所述接触插塞具有金属布线和接触插塞功能，各接触插塞可以由同一个物质构成。

所述数字隔离区域可以是高电压施加区域。

并且，可以进一步包含分别形成在所述数字隔离区域的上部和下部的第二上部金属和第二下部金属。