[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术

在半导体技术领域中，对于45nm节点以下的先进的多晶硅/氮氧化硅技术，应力工程成为器件性能提升的最重要的因素之一。对于PMOS，锗硅技术可以通过给沟道施加压应力来提高载流子迁移率。由于锗硅沉积对凹槽表面的杂质和氧化物非常敏感，因此，通常将光刻胶剥离、TMAH湿刻（一般用于改善凹槽形状）和锗硅工艺预清洗等湿刻工艺的总的工艺量设置得非常大以减少杂质和氧化。在现有技术中，由于前述的湿刻工艺均可以刻蚀氧化硅，因此锗硅遮蔽层一般采用氮化硅（SiN）或以氮化硅在上面为主体成分的氧化硅+氮化硅双层薄膜，而非纯氧化硅。为了阻止湿刻后锗硅在PMOS顶端的非正常沉积现象，氮化硅薄膜也往往被用作栅极（或伪栅极）的硬掩膜。现有技术中，一般通过干刻结合湿刻的方式来形成用于制作锗硅的PMOS的凹槽（可以为sigma型或U型等）。在干刻形成凹槽的过程中，PMOS区的锗硅遮蔽层（也作为PMOS的临时侧墙）会同时被刻蚀掉一部分，而NMOS区的锗硅遮蔽层则由于光刻胶的保护而不会被刻蚀，这就造成了锗硅遮蔽层在NMOS区和PMOS区的厚度不均衡。对于应用高k金属栅极技术的半导体制程，上述NMOS区和PMOS区的锗硅遮蔽层（临时侧墙）厚度不均衡现象将成为影响锗硅遮蔽层去除以及应力临近技术（Stress Proximity Technique；简称SPT）或层间介电层（Inter Layer Dielectric；简称ILD）化学机械抛光（Chemical Mechanical Polishing；简称CMP）等后续工艺的重大问题。

对于高k金属栅极技术，在硅化镍（NiSi）沉积过程中多晶硅（伪栅极）的顶部必须有硬掩膜保护，否则多晶硅的顶部会形成金属硅化物（硅化镍）。而在伪栅极去除工艺中是无法去除金属硅化物的，这就造成了金属硅化物的残留，进而导致金属栅无法正常形成（金属无法沉积生长到原伪栅极去除后留下的沟槽）。

如果锗硅遮蔽层在锗硅层形成后被立即去除，那么过刻工艺量（over etch amount）需要被很好的控制。如果过刻工艺量太少，会造成NMOS区的临时侧墙（即锗硅遮蔽层）的残留，将直接影响后续的侧墙形成等工艺。如果过刻工艺量过大，则会对PMOS的伪栅极硬掩膜、伪栅极顶端侧翼、侧墙、甚至AA区造成破坏。在金属硅化物形成工艺预清洗之后，被破坏的伪栅极硬掩膜、伪栅极顶端侧翼和侧墙将无法在硅化镍（NiSi）沉积过程中保护伪栅极顶端侧翼，进而造成伪栅极（多晶硅）的金属化。

如果锗硅遮蔽层被作为侧墙的一部分被保留到应力临近技术（SPT）的工艺步骤，侧墙的厚度不均衡问题仍然存在，过刻工艺量的过小或过大仍会造成NMOS的伪栅极硬掩膜和/或侧墙残留，或者，伪栅极顶端侧翼的破坏。如果存在NMOS的伪栅极硬掩膜残留，将在后续的ILD CMP工艺中需要进行更多的过抛光，进而会造成实际形成的金属栅极的高度减小。如果伪栅极顶端侧翼被破坏，在金属硅化物形成工艺的预清洗之后，被破坏的侧墙将无法保护伪栅极（多晶硅），进而造成多晶硅的金属化（silicidation）。如果在SPT工艺中PMOS的多晶硅被破坏，将导致金属栅极形成后金属栅极被破坏。因此，湿刻工艺过刻量是一个非常重要的问题。并且，侧壁层（包括偏移侧壁、临时侧墙、主侧墙等）在NMOS区域和PMOS区域厚度不一致的问题，也会在后续通过离子注入形成源漏极时对NMOS和PMOS的一致性造成不良影响，影响器件的性能。

下面以一种传统的半导体器件的制造方法为例，进一步介绍一下现有技术中存在的上述问题。现有技术中的半导体器件的制造方法，一般包括如下步骤：

步骤1：提供半导体衬底100，并在半导体衬底100上形成浅沟槽隔离（STI）101、位于NMOS区的伪栅极102A、伪栅极硬掩膜103A和偏移侧壁104A、位于PMOS区的伪栅极102B、伪栅极硬掩膜103B和偏移侧壁104B，如图1A所示。其中，伪栅极硬掩膜103A和103B的材料为氮化硅。伪栅极102A和102B一般为多晶硅或无定形硅材料，仅仅是在半导体器件的制程中临时占据栅极的位置，在后续工艺中会被去除，并被真正作为栅极的金属栅极所替代。