[发明专利]多通道高速DAC同步实现方法有效
| 申请号： | 201210337952.3 | 申请日： | 2012-09-12 |
| 公开（公告）号： | CN102882673A | 公开（公告）日： | 2013-01-16 |
| 发明（设计）人： | 梁志恒;陶青长;孙亚光;宋兵兵 | 申请（专利权）人： | 清华大学 |
| 主分类号： | H04L7/04 | 分类号： | H04L7/04 |
| 代理公司： | 北京清亦华知识产权代理事务所(普通合伙) 11201 | 代理人： | 张大威 |
| 地址： | 100084 北京*** | 国省代码： | 北京;11 |
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| 摘要： | |||
| 搜索关键词： | 通道 高速 dac 同步 实现 方法 | ||
1.一种多通道高速DAC同步实现方法，其特征在于，包括如下步骤：
S1：FPGA-MASTER产生数字信号源参考信号、同步时钟信号和复位信号，并同时将这些信号发送给FPGA-SLAVEP和DACM并粗调多路径延迟，所述P、M均为正整数；
S2：在FPGA-SLAVEP中进行FPGA-MASTER同步时钟鉴相，并将相位差通过精细延迟模块调整为0；
S3：在FPGA-SLAVEP中进行DACM参考时钟鉴相，并将相位差通过精细延迟模块调整为0。
2.如权利要求1所述的多通道高速DAC同步实现方法，其特征在于，采用树状结构进行扩展，将FPGA-MASTER产生的数字信号源参考信号按树状结构发送给FPGA-SLAVEP，FPGA-SLAVEP将数字信号源参考信号发送给DACM。
3.如权利要求1或2所述的多通道高速DAC同步实现方法，其特征在于，所述M=2×P，每一个FPGA-SLAVE与2个DAC相连。
4.如权利要求1所述的多通道高速DAC同步实现方法，其特征在于，在所述步骤S2中，FPGA-SLAVE对FPGA-MASTER进行同步时钟鉴相的方法为：
S41：用FPGA-SLAVE的时钟对FPGA-MASTER的时钟进行采样，观测采样结果是0还是1；
S42：如果是0，则鉴相结束；如果是1，则通过移向模块对FPGA-SLAVE的时钟向后进行移向，并返回步骤S41。
5.如权利要求1所述的多通道高速DAC同步实现方法，其特征在于，在所述步骤S3中，FPGA-SLAVE对DAC进行参考时钟鉴相的方法为：
S51：用FPGA-SLAVE的时钟对DAC的时钟进行采样，观测采样结果是0还是1；
S52：如果是0，则鉴相结束；如果是1，则通过移向模块对DAC的时钟进行移向，并返回步骤S51。
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