[发明专利]多通道高速DAC同步实现方法

说明书

技术领域

本发明属于雷达射频仿真技术领域，涉及一种多通道高速DAC同步实现方法，特别涉及一种通过多片FPGA和多片高速DAC实现模拟输出信号的相位同步控制的方法。

背景技术

对于某些体目标仿真来说，如图1所示，体目标是由多个强散射点组成的，各个强散射点的幅度、相位、多普勒和距离需要由软件做精确控制才能达到仿真结果，尤其是相位的精确控制，因此仿真开始时，各个强散射点的初始相差要求保持固定，也就是说每路DAC输出信号的初始相位要保持一致。

传统的DAC同步通常在一块板卡上设计多片低速DAC芯片，DAC的数据和时钟都由FPGA产生，这样不会产生跨时钟，也就可以实现多片低速DAC输出的时序控制，但这种方案只能产生100MHz以下的模拟信号，带宽较小，无法适应现代体制的雷达仿真。为提高输出信号带宽，只能依靠高速DAC，但目前FPGA的时钟速度不高于750MHz，因此速度超过1GHz的DAC的时钟无法直接传给FPGA，因此高速DAC只能将时钟做分频，比如1.2GHz的DAC，输出一个600MHz的参考时钟信号给FPGA，FPGA利用这个参考时钟做时序同步。对于高速DAC来说，由于时钟无法由FPGA提供，只能依靠外部模拟时钟作数模转换，此时由于高速DAC需要采用分频器才能把外部高速模拟时钟转换成FPGA可以接收的数字时钟，而分频器又没有相位控制功能，因此在FPGA的数字域，也就没有办法将时序完全同步或可控，尤其是多片FPGA+多片高速DAC，这种问题就更为严重。

发明内容

本发明旨在至少解决现有技术中存在的技术问题，特别创新地提出了一种多通道高速DAC同步实现方法。

为了实现本发明的上述目的，本发明提供了一种多通道高速DAC同步实现方法，其包括如下步骤：

S1：FPGA-MASTER产生数字信号源参考信号、同步时钟信号和复位信号，并同时将这些信号发送给FPGA-SLAVE_P和DAC_M并粗调多路径延迟，所述P、M均为正整数；

S2：在FPGA-SLAVE_P中进行FPGA-MASTER同步时钟鉴相，并将相位差通过精细延迟模块调整为0；

S3：在FPGA-SLAVE_P中进行DAC_M参考时钟鉴相，并将相位差通过精细延迟模块调整为0。

本发明能够实现输出信号的相位同步，可以同时级联多片FPGA和多片高速DAC，不受DAC时钟速度的限制，拓展了信号输出带宽。

在本发明的一种优选实施例中，采用树状结构进行扩展，将FPGA-MASTER产生的数字信号源参考信号按树状结构发送给FPGA-SLAVE_P，FPGA-SLAVE_P将数字信号源参考信号发送给DAC_M。

在本发明的另一种优选实施例中，所述M=2×P，每一个FPGA-SLAVE与2个DAC相连。

本发明采用树状结构进行扩展，将FPGA-MASTER产生的数字信号源按树状结构发送给多片FPGA-SLAVE，同时每片FPGA上设计相同路数的DAC，此时对于多路径来说，数据路径基本是等长的，粗调之后同样采用细调相位实现多通道DAC同步的扩展。

在本发明的一种优选实施例中，在所述步骤S2中，FPGA-SLAVE_P对FPGA-MASTER进行同步时钟鉴相的方法为：

S41：用FPGA-SLAVE的时钟对FPGA-MASTER的时钟进行采样，观测采样结果是0还是1；

S42：如果是0，则鉴相结束；如果是1，则通过移向模块对FPGA-MASTER的时钟向后进行移向，并返回步骤S41。

在本发明的另一种优选实施例中，在所述步骤S3中，FPGA-SLAVE对DAC进行参考时钟鉴相的方法为：

S51：用FPGA-SLAVE的时钟对DAC的时钟进行采样，观测采样结果是0还是1；

S52：如果是0，则鉴相结束；如果是1，则通过移向模块对DAC的时钟进行移向，并返回步骤S51。

本发明通过FPGA-SLAVE对FPGA-MASTER和DAC进行鉴相和调相，实现了FPGA-MASTE、FPGA-SLAVE和DAC数据的相位一致，也就是各路DAC的输出相位与MASTER均保持了一致，实现了各路DAC的时序完全同步与可控，提高了工作效率。