[发明专利]一种多通道高速并行交替ADC采样电路

说明书

技术领域

本发明涉及并行交替ADC（模拟数字转换器）数据采集技术。

背景技术

任何一个信号链系统，都需要传感器来探测来自模拟世界的电压、电流、温度、压力等信号。这些传感器探测到的信号量被送到放大器中进行放大，然后通过ADC把模拟信号转化为数字信号，利用处理器、DSP（数字信号处理器）或FPGA（现场可编程门阵列）对数字信号进行处理，来提取信息或者消除信号的噪声或者失真。对于高速信号处理的应用，ADC的转换速率仍然是一个关键的瓶颈，这因为高速的转换器设计受到硬件的限制。因此，根据目前的IC（集成电路）设计工艺，要实现更高速的采样速率。目前，一种实现超高速采样的重要方式就是利用并行交替(Time-interleaved)结构的ADC。这种结构的ADC利用多片相对低速的ADC芯片并行采样来实现超高速的采样率。

多片ADC并行采集技术主要分为两大类：一类是时域的时间交替并行采集技术(TIADC)，另一类是频域的基于频带分割滤波器组的并行采集技术。基于滤波器组的ADC并行采集技术使用频带分割技术，分割滤波器通常采用模拟低通、带通和高通滤波器，其过渡带对系统性能有很大的影响。由于实现困难，目前还处于研究实验阶段。而TIADC并行采集技术由于实现方式简单，已成为ADC并行采集技术的主流，是提高ADC采样率的最主要手段。

时间交替ADC包含M个并行的子ADC，参考图1，M＝4，每一个通道Sub-ADC（子ADC）都有各自的采样保持前端，它们依次对同一个输入信号进行采样。最终交替合路后，总体的采样速率f_s是子ADC的M倍。在理想情况下，同样输入信号下，时间交替ADC的转换精度应该与Sub-ADC性能一致。

然而在实际电路中，各个Sub-ADC采样时钟的抖动、偏差，都会导致时间交替后的ADC总体转换精度的下降。

目前时间交替ADC主要考虑失调误差、增益误差、时间误差和带宽误差等。这些误差影响时间交替ADC的发展，多通道高速并行交替ADC采样电路板的设计尤为重要，如何减小时间交替ADC系统的失配误差，对整个系统的性能提高很有帮助。

发明内容

本发明所要解决的技术问题是，提供一种能产生等分相位高性能时钟的高速并行交替ADC采样电路。

本发明为解决上述技术问题所采用的技术方案是，一种多通道高速并行交替ADC采样电路，包括模拟差分信号输入模块、时钟产生和分相模块、并行ADC模块、数据传输模块，模拟差分信号输入模块的各数据输出端与并行ADC模块中对应的各数据输入端相连，时钟产生和分相模块的各时钟输出端与并行ADC模块中对应的各时钟输入端相连，并行ADC模块的各数据输出端与数据传输模块相连；时钟产生和分相模块包括时钟产生单元、分相单元、单端转差分单元，时钟产生单元的输出端与分相单元的输入端相连，分相单元的各输出端对应连接一个单端转差分单元，各单端转差分单元的输出端为时钟产生和分相模块的各时钟输出端；

其特征在于，所述分相单元由无源功率分配器组成，无源功率分配器将输入的时钟相位等分后输出。

具体的，当ADC采样电路为2通道时，分相单元为3个无源功率分配器，无源功率分配器将输入的时钟信号分为2路相位差180度的时钟信号后输出。

具体的，当ADC采样电路为4通道时，分相单元由3个无源功率分配器组成2级分相；由1个无源功率分配器完成第一级分相，将输入的时钟信号分为2路相位差180度的时钟信号后输出至第2级分相；由2个无源功率分配器完成第二级分相，第二级分相的2个无源功率分配器分别将输入的时钟信号分为2路相位差90度的时钟信号后输出。

本发明的有益效果是，使用无源功率分配器完成对时钟信号的分相，由于不需要电源供电，其受干扰较小，对时钟信号分相精确度高，时钟抖动小。

附图说明

图1为四通道分时交替ADC的原理框图；

图2为实施例4通道并行交替ADC电路原理框图。

具体实施方式