[发明专利]一种改善双大马士革工艺中KINK缺陷的方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种改善双大马士革工艺中KINK缺陷的方法。

背景技术

目前，在40纳米及其以下节点的半导体后段制程（Back End Of Line ，简称BEOL）一倍设计规格的双大马士革结构（1XDD）工艺中，超低介电常数（Ultra-low K，简称ULK）材质配合金属硬质掩模（Metal Hard Mask ，简称MHM）的结构被越来越多的采用。

由于考虑到40纳米及其以下技术节点的后段制程对金属绝缘性的高要求（低介电常数材料），业界大多采用5～15纳米氮化钛（TiN）层上下结合加以20～40纳米的氧化层作为硬质掩膜，且在该硬质掩膜的下面就是介电常数K值为2.4～2.6 的超低介电常数层。

图1-5为本发明背景技术中传统的半导体后段制程一倍设计规格的双大马士革工艺的流程结构示意图；如图1-5所示，首先，在制备有铜（Cu）金属层12的介电质11的上表面上从下至上顺序依次覆盖有停止层（stop layer）13、ULK层14、第一氧化物层15、TiN层16、第二氧化物层17和垫氧化物层（Pad OX）18，采用光刻、刻蚀工艺依次刻蚀垫氧化物层（Pad OX）18、第二氧化物层17和TiN层16，并部分去除第一氧化物层15，于剩余的垫氧化物层（Pad OX）181、剩余的第二氧化物层171、剩余的TiN层161和剩余的第一氧化物层151中形成沟槽结构19；然后，沉积PV层20充满沟槽结构19并覆盖剩余的垫氧化物层（Pad OX）181的上表面，涂布光刻胶，曝光、显影后形成具有通孔结构21的光阻22，并以该光阻22为掩膜刻蚀进行通孔刻蚀工艺后，去除光阻22和剩余的PV层；最后，以剩余的垫氧化物层181和剩余的第二氧化物层171为掩膜刻蚀进行沟槽刻蚀工艺，并将通孔的底部打通至铜金属层12中，进而形成沟槽23。

图6为本发明背景技术中传统的半导体后段制程一倍设计规格的双大马士革工艺的中形成的缺陷的放大结构示意图；如图6所示，由于ULK层为含有大量气孔（porous）的特殊结构，在蚀刻过程中等离子体（plasma） 在垂直向下的蚀刻的同时，在侧向上对会对ULK造成较大的损伤，而且随着蚀刻时间的推进，首先接触到等离子体的侧面的损伤就越大，即越靠近第一氧化物层的ULK的损失越多。在蚀刻工艺完成后，最后剩余的ULK层142在与最后剩余的第一氧化物层152结合的地方24会形成一个显著的缺陷，通常称之为“KINK”，一般达到KINK的值能达到5nm，造成该缺陷会严重降低后续埋层（barrier）及Cu的填充效果和研磨结果，造成产品良率的见底。

虽然，现今的蚀刻工艺在不断的改进，通过采用低功率高度同向性等离子体以及外加直流偏压等改善措施来改善KINK缺陷，但由于的改善往往跟通孔（VIA）底部的关键尺寸（CD）做大的要求背道而驰，使得KINK缺陷成为当前半导体双大马士革结构的一大难题。

发明内容

针对上述存在的问题，本发明揭示了一种改善双大马士革工艺中KINK缺陷的方法，主要是通过在金属硬质掩膜层与超低介电常数介电质层之间设置低介电常数介电质层以改善双大马士革工艺中KINK缺陷的工艺。  

本发明的目的是通过下述技术方案实现的：

一种改善双大马士革工艺中KINK缺陷的方法，其中，包括以下步骤：

步骤S1：沉积超低介电常数介电质层覆盖一制备有底部金属的半导体结构的上表面后，再沉积一低电常数介电质层覆盖所述超低介电常数介电质层的上表面；

步骤S2：从下至上顺便依次沉积金属硬质掩膜层和垫氧化物层覆盖所述低介电常数介电质层的上表面；

步骤S3：打开所述金属硬质掩膜后，采用光刻、刻蚀工艺于所述超低介电常数介电质层中形成通孔结构；

步骤S4：采用沟槽刻蚀工艺形成沟槽，并贯通所述通孔结构的底部至所述底部金属中，形成通孔后，去除所述低介电常数介电质层。

上述的改善双大马士革工艺中KINK缺陷的方法，其中，所述半导体结构还包括底部介质层和停止层，所述底部金属贯穿所述底部介质层，所述停止层覆盖所述底部金属和所述底部介质层的上表面，所述超低介电常数介电质层覆盖所述停止层的上表面。

上述的改善双大马士革工艺中KINK缺陷的方法，其中，所述金属硬质掩膜层包括第一氧化物层、金属层和第二氧化物层，所述第一氧化物层覆盖所述超低介电常数介电质层的上表面，所述金属层覆盖所述第一氧化物的上表面，所述第二氧化物层覆盖所述金属层的上表面。