[发明专利]半导体存储器件、存储芯片、存储模块、存储系统及其制造方法

说明书

相关申请的交叉引用

本申请要求2012年1月11日提交的申请号为10-2012-0003513的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种制造半导体存储器件的技术，更具体而言，涉及一种包括存储芯片、存储模块以及存储系统且利用诸如阻变随机存取存储（ReRAM）器件的电阻的改变的半导体存储器件，以及一种用于制造半导体存储器件的方法。

背景技术

已经研究了能代替DRAM和快闪存储器的下一代存储器件。作为下一代存储器件中的一种，半导体存储器件利用可变电阻材料，所述可变电阻材料通过响应于施加的偏压而迅速地改变其本身的电阻，能在至少两种不同的电阻状态之间转换。

图1A至1C是说明现有的半导体存储器件的示图，其中图1A是平面图，图1B是沿着图1A所示的线I-I’截取的截面图，以及图1C是沿着图1A所示的线II-II’截取的截面图。

参见图1A至图1C，现有的利用电阻变化的半导体存储器件具有如下结构：在彼此交叉的第一导线12和第二导线15的交叉点处形成由可变电阻材料形成的存储层13。

通过一系列工艺来形成具有上述结构的半导体存储器件，包括以下工艺：在具有特定结构的衬底11上沉积并刻蚀导电层，以形成第一导线12；在第一导线12上沉积并刻蚀可变阻变层以形成存储层13；在衬底11上形成嵌入在第一导线12与存储层13之间的绝缘层14；以及通过在绝缘层14上沉积并刻蚀导电层来形成与存储层13接触的第二导线15。

现有的半导体存储器件随着其集成度的增加，而具有线宽减小的第一导线12和第二导线15以及存储层13，且因而难以控制第一导线12和第二导线15与存储层13之间的接触面积。

另外，第一导线12和第二导线15具有平板形状，并且因此，随着第一导线12和第二导线15的线宽的减小，其体积也相应地减小。结果，它们的信号传输特性可能会恶化。

另外，由于通过沉积和刻蚀工艺来形成存储层13，所以在刻蚀工艺进行时可能会破坏存储层13，或者在刻蚀工艺进行时产生的副产物可能会再次沉积在存储层13的侧壁上，由此恶化存储器件的特性。

发明内容

本发明的一个实施例涉及一种用于即使在高集成度的条件下仍能简单地控制导线与存储层之间的接触面积的方法。

另外，本发明的一个实施例涉及一种用于即使在高集成度的条件下仍能改善导线的信号传输特性的方法。

另外，本发明的一个实施例涉及一种用于防止因存储层的破坏和刻蚀副产物而导致特性恶化的方法。

根据本发明的一个实施例，一种半导体存储器件包括：多个第一导线；存储层，所述存储层与所述第一导线中的每个的第一侧壁接触；以及多个第二导线，所述多个第二导线与所述第一导线交叉并与所述存储层接触。

根据本发明的另一个实施例，一种半导体存储器件包括：多个第一导线，所述多个第一导线被形成在衬底上；绝缘层，所述绝缘层被形成在所述第一导线上；沟槽，所述沟槽暴露出所述第一导线中的每个导线的第一侧壁；存储层，所述存储层被形成在所述第一导线中的每个第一导线的暴露出的侧壁上；以及多个第二导线，所述多个第二导线与所述第一导线交叉并填充所述沟槽。

根据本发明的另一个实施例，一种用于制造半导体存储器件的方法包括以下步骤：在衬底之上形成多个第一导线；在包括所述第一导线的衬底之上形成绝缘层；通过选择性地刻蚀所述绝缘层来形成暴露出所述第一导线的侧壁的沟槽；在所述第一导线的暴露出的侧壁之上形成存储层；以及形成与所述第一导线交叉并填充所述沟槽的多个第二导线。

附图说明

图1A至图1C是说明现有的半导体存储器件的平面图。

图2是说明根据本发明的实施例的半导体存储器件的平面图。

图3A和图3B是说明根据本发明的第一实施例的半导体存储器件的沿图2所示的线I-I’和II-II’截取的截面图。

图4A和图4B是说明根据本发明的第二实施例的半导体存储器件的沿图2所示的线I-I’和II-II’截取的截面图。

图5A至图5E是说明一种用于制造根据本发明的第二实施例的半导体存储器件的方法的工艺截面图。

图6A和图6B是说明根据本发明的第三实施例的半导体存储器件的沿图2所示的线I-I’和II-II’截取的截面图。

图7A至图7E是说明一种用于制造根据本发明的第三实施例的半导体存储器件的方法的工艺截面图。