[发明专利]CMOS晶体管的形成方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种CMOS晶体管的形成方法。

背景技术

随着半导体制造技术的飞速发展，互补金属氧化物半导体（Complementary Metal Oxide Semiconductor，简称CMOS）晶体管的栅极变得越来越细且长度变得比以往更短。为了获得更好的电学性能，通常需要通过控制载流子迁移率来提高半导体器件性能，具体可通过控制晶体管沟道区中应力来控制载流子的迁移率。

应变记忆技术（Stress Memorizaiton Technique，简称SMT）和嵌入式锗硅（Embedded SiGe）技术是现有的提高晶体管载流子迁移率常采用的两种技术。其中，应变记忆技术通过在扩散区上方施加固有应变的材料（例如氮化硅），并进行退火，从而使应力被记忆在者扩散区中，然后再去除应变材料。应变记忆技术可在晶体管的沟道区形成稳定应力，从而提高沟道中载流子的迁移率；所述应力平行于沟道长度方向，可以为拉伸应力或压缩应力；通常拉伸应力可以使得沟道区域中的原子排列更加疏松，从而提高电子的迁移率，适用于NMOS晶体管，而压缩应力使得沟道区域中的原子排布更加紧密，从而提高空穴的迁移率，适用于PMOS晶体管。

而嵌入式锗硅技术则是在需要形成扩散区的区域先形成锗硅层，然后再进行掺杂形成晶体管的源极和漏极，由于硅和锗硅（SiGe）的两相界面（Interphase）中存在晶格错配（Lattice Mismatch），通过形成所述锗硅层，使沟道区的硅晶格排布发生改变，产生应力，从而提高沟道区中载流子的迁移率，使得晶体管的性能得到改善。

现有技术在形成CMOS晶体管时，将上述两种技术结合以进一步提高CMOS晶体管的性能，具体可以采取以下步骤：提供衬底，所述衬底包括与NMOS晶体管对应的第一区域和与PMOS晶体管对应的第二区域，且所述第一区域衬底表面形成有第一栅极结构，所述第二区域衬底表面形成第二栅极结构；形成覆盖第一栅极结构和第二栅极结构表面的硬掩膜层；在硬掩膜层和衬底表面依次形成隔离介质层以及覆盖所述隔离介质层的应力层；进行退火处理；去除所述应力层，以及形成覆盖第一区域和第一栅极结构表面硬掩膜层的掩膜层；以所述掩膜层为掩模，在第二栅极结构及其表面硬掩膜层两侧的第二区域衬底内形成锗硅层；去除掩膜层、隔离介质层和硬掩膜层。

但是，现有技术存在如下缺陷：

在去除掩膜层、隔离介质层和硬掩膜层时，部分隔离介质层以及被隔离介质层覆盖的硬掩膜层无法被完全去除，残留的隔离介质层和硬掩膜层对后续工艺（例如：化学机械研磨工艺）造成影响，进而影响所形成CMOS晶体管的性能。

发明内容

本发明解决的问题是提供一种CMOS晶体管的形成方法，提高所形成CMOS晶体管的性能。

为解决上述问题，本发明提供了一种CMOS晶体管的形成方法，包括：

提供衬底，所述衬底包括与NMOS晶体管对应的第一区域衬底和与PMOS晶体管对应的第二区域衬底；

在所述第一区域衬底表面形成第一栅极结构，且在所述第二区域衬底表面形成第二栅极结构；

形成覆盖所述第一栅极结构和第二栅极结构表面的硬掩膜层；

形成覆盖所述硬掩膜层和衬底表面的隔离介质层；

形成覆盖所述隔离介质层的应力层；

进行退火处理；

依次去除所述应力层和隔离介质层；

在第一区域衬底和覆盖第一栅极结构表面硬掩膜层上形成掩膜层；

以所述掩膜层为掩模，在第二栅极结构及其表面硬掩膜层两侧的第二区域衬底内形成锗硅层；

去除所述硬掩膜层和掩膜层。

与现有技术相比，本发明技术方案具有以下优点：

在将应力记忆在NMOS晶体管的第一栅极结构、第二栅极结构以及衬底上后，去除应力层和隔离介质层，再通过嵌入式锗硅技术在第二栅极结构两侧的第二区域衬底内形成锗硅层，并去除硬掩膜层和掩膜层，在将应变记忆技术与嵌入式锗硅技术结合，提高所形成CMOS晶体管中载流子的迁移率的同时，避免部分硬掩膜层被残留的隔离介质层覆盖而在第一栅极结构和第二栅极结构表面形成凸起，提高了所形成CMOS晶体管的形貌以及电学性能。

进一步的，在所述应力层和隔离介质层去除后，在所述衬底和硬掩膜层上沉积保护层，以在形成锗硅层时保护第二区域衬底不受损伤，进一步提高了所形成CMOS晶体管的电学性能。

附图说明