[发明专利]3D NAND存储器以及制作方法

说明书

技术领域

本发明涉及半导体领域，尤其涉及一种3D NAND存储器以及制作方法。

背景技术

随着业界对集成密度高、存储容量大的存储器的需求，3D NAND（三维NAND）存储器应运而生。一种3D NAND的结构如图1至图6所示。其中，图1为3D NAND的电路原理图，其包括字线BL（Bit Line）、顶层选择栅US（Upper SG）、控制栅CG（Control Gate）、底层选择栅LS（Lower SG）、源线SL（Source Line）。由源线SL（Source Line）维持电流从存储阵列单向输出。由字线BL（Bit Line）的选择信号、顶层选择栅US（Upper SG）和底层选择栅LS（Lower SG）共同的选择信号，以及控制栅CG（Control Gate）的选择信号分别从立体空间三个维度（3D）来实现具体某个存储器的选通。其中，控制栅CG（Control Gate）的选择信号控制图中横向的每一层的存储单元的选择。

图2为3D NAND的半导体器件的结构示意图，其中包括多层的存储阵列（Memory anay）36、位于存储阵列36下方的底层选择栅LS、位于存储阵列36上方的顶层选择栅US、位于顶层选择栅US上面的字线BL、以及从存储阵列（Memory anay）36每一层延伸出来的控制栅CG。对于每一层的存储器来说，由这一层的控制栅CG延伸出来，通过错位排布的接触插塞连接到控制电压信号输入线29。

图3示出了存储阵列36中单独的一竖列的具体细节原理。其中，a表示其电路结构，b表示器件结构，c表示b中虚线框所示处的具体细节。如图3中所示，顶层选择栅US为一个MOS场效应晶体管，存储阵列（Memory anay）36为多个存储器晶体管，底层选择栅LS为一个MOS场效应晶体管，底层选择栅LS下面为源线SL的单向导通的二极管。

存储器阵列中的存储器晶体管的源漏区由柱状多晶硅内分层的掺杂区构成，存储栅为环绕柱状多晶硅的ONO层。其中，具体一个存储器晶体管的结构包括：多晶硅晶体管体（poly-Si Body）部分263、电荷存储层（Charge Trap Layers）262、多晶硅栅（poly-Si Gate）261。

每一层的存储器的控制栅26延伸出存储阵列，由金属插塞267连接至电压信号输入线29（参照图2），所述电压信号输入线29作为位线。控制栅CG层按照台阶状依次往上叠，金属插塞267沿着台阶依次向上错开排列，以连接到不同的位线（电压信号输入线29）上，其俯视图如图4所示，台阶处金属插塞267排列的侧面图如图5、图6所示。

在这样的结构中，控制栅的层数和存储容量呈正比，即台阶的级数和存储容量呈正比。随着人们对于存储容量的追求，需要制作更大容量的存储器，也就需要制作更多层的控制栅，即非存储阵列所占用的面积也要成倍增长。若层数增长到比如128层或者更多倍数的层，这样的结构中，非存储阵列所占用的面积所占比例是非常大的。并且，对于较底层的存储单元来说，信号传输的路径会比较远，容易导致信号传输不稳定。并且，对于较多层数的存储单元来说，同一步工艺中制作深浅不同的通孔的难度很大。

故需要一种更节省空间，也能满足存储容量成倍增长需求的，并且其选择信号传输不容易被干扰，工艺实现简单的3D NAND存储器的结构。

发明内容

为实现上述目的，本发明提供了一种三维NAND存储器，包括均呈多层排布的存储阵列与控制栅电路，各层的控制栅电路电性连接至同层的存储阵列，实现对各层存储阵列的选中；

各层的所述控制栅电路由相同数目的晶体管串联而成，控制栅电路的所有晶体管的栅极电性连接至控制线，所述控制线的数目与每层控制栅电路所包含晶体管的数目相同，位于同层控制栅电路上的不同晶体管的栅极电性连接在不同的控制线上。

可选的，所述控制栅电路由MOS晶体管组成。

可选的，各层控制栅电路中的MOS晶体管均呈相同的阵列排布，并且下层控制栅电路中的MOS晶体管位于上层控制栅电路中对应MOS晶体管的正下方。

可选的，位于不同层但处于阵列相同位置的MOS晶体管栅极相连至同一控制线。

可选的，所述控制栅电路所包含的MOS晶体管包括正阈值电压晶体管和负阈值电压MOS晶体管，且两种MOS晶体管在不同层中的组合方式各不相同。

可选的，所述正阈值电压晶体管和负阈值电压晶体管的阈值电压数值相同，正负相反。