[发明专利]重新布线图形的形成方法

说明书

技术领域

本发明属于半导体制造技术领域，具体地说，涉及一种重新布线图形的形成方法。

背景技术

在集成电路设计中，利用3D集成方案，将多层平面型器件芯片进行堆叠，并采用硅通孔（TSV-through silicon via）进行各芯片层间的互连，从而减小芯片面积，缩短整体互连线的长度，降低驱动信号所需的电功率。

硅通孔通常借助于背面后通孔（via last-backside）技术来制作，该技术是在芯片制作结束后在晶圆背面进行制造完成，其制造过程包括硅通孔的隔离和金属化，背面重布线层（RDL-redistribution layer）和凸点布局等。

图4a为现有技术中硅通孔内填充光刻胶的示意图。如图4a所示，提供半导体基片401，该半导体基片401的背面形成硅通孔402，硅通孔402填充有光刻胶406，半导体基片401的背面还设置有隔离层403和铜籽晶层404，硅通孔402底部与半导体基片401中的金属层405接触，其中半导体基片401可以为集成电路或者其他元件的一部分。图4b为现有技术中去除光刻胶后出现光刻胶残留的示意图。如图4b所示，对光刻胶406进行曝光显影处理形成重新布线图形407，但是，由于在形成重新布线图形407的过程中，硅通孔402内的光刻胶406在曝光时光化学反应不充分，导致光刻胶406显影后在通孔底部经常出现残留光刻胶408，从而影响了硅通孔402的性能尤其是金属化后的导电特性。如果利用干法刻蚀去除通孔底部的残留光刻胶408会对通孔侧壁和底部造成损伤，同样会影响使用硅通孔402电特性，如出现漏电等。

发明内容

本发明所要解决的技术问题是提供一种重新布线图形的形成方法，用以解决现有技术中光刻胶残留影响硅通孔电特性。

为了解决上述技术问题，本发明提供了一种重新布线图形的形成方法，该方法包括： 

向半导体基片的硅通孔中填充可显影填充材料，所述可显影填充材料的填充深度小于所述硅通孔的深度；

在所述硅通孔内的可显影填充材料之上涂布光刻胶材料，所述光刻胶材料与所述可显影填充材料相兼容；

对所述光刻胶进行曝光并去除曝光处理后的光刻胶，以形成重新布线图形，以及去除硅通孔内的可显影填充材料。

优选地，所述可显影填充材料的填充深度为1/2~2/3的所述硅通孔的深度。

优选地，所述向半导体基片的硅通孔中填充可显影填充材料具体为：分次向半导体基片的硅通孔中填充可显影填充材料。

优选地，向半导体基片的硅通孔中填充可显影填充材料包括：

分次向所述硅通孔中涂布可显影填充材料；

对每次涂布处理后硅通孔中的可显影填充材料进行烘烤处理；

使用显影液对烘烤处理后硅通孔中的可显影填充材料进行多次显影处理；

每次显影处理后对半导体基片进行冲洗。

优选地，所述向半导体基片的硅通孔中填充可显影填充材料中，随着填充次数的递增，每次向所述硅通孔中涂布可显影填充材料时，使用的可显影填充材料剂量递减。

优选地，所述向半导体基片的硅通孔中填充可显影填充材料中，每次向所述硅通孔中涂布可显影填充材料时，使用的可显影填充材料剂量为10毫升~30毫升。

优选地，所述向半导体基片的硅通孔中填充可显影填充材料中，对每次涂布处理后硅通孔中的可显影填充材料进行烘烤处理时，烘烤的时间随着分次涂布的可显影填充的剂量减少而缩短。

优选地，所述向半导体基片的硅通孔中填充可显影填充材料中，对每次涂布处理后硅通孔中的可显影填充材料进行烘烤处理时，烘烤的时间为60秒~120秒。

优选地，所述向半导体基片的硅通孔中填充可显影填充材料中，每次对涂布处理后硅通孔中的可显影填充材料进行烘烤处理时，烘烤的温度为200摄氏度~205摄氏度。

优选地，所述每次对涂布处理后硅通孔中的可显影填充材料进行烘烤处理时，烘烤的温度为200摄氏度。

优选地，所述向半导体基片的硅通孔中填充可显影填充材料中，使用显影液对烘烤处理后硅通孔中的可显影填充材料进行多次显影处理时，每次使用的显影液的剂量为30毫升~60毫升。

优选地，所述每次使用的显影液的剂量为50毫升。

优选地，所述显影液为四甲基氢氧化铵。

优选地，所述向半导体基片的硅通孔中填充可显影填充材料中，使用显影液对烘烤处理后硅通孔中的可显影填充材料进行多次显影处理时，每次使用的显影液的温度为23摄氏度~26摄氏度。