[发明专利]CMOS 集成电路和放大电路

说明书

相关申请的交叉引用

本申请主张享有于2011年11月21日在日本专利局提交的日本专利申请第2011-254071号的优先权，其公开内容通过引用结合于此。

技术领域

本发明涉及互补型金属氧化物半导体（CMOS）集成电路和放大电路。

背景技术

在诸如移动电话或无线数据通信装置的无线通信系统中，用于放大接收到的信号的放大电路可被安装在信号接收侧。放大电路的一个实例是低噪声放大器（LNA）。LNA在将电路自身产生的噪声降至其尽可能最低的水平的同时放大信号，并因此是被置于无线信号接收电路的前端的必不可少的电路。

在使用互补型金属氧化物半导体（CMOS）来实现LNA的情况下，可降低LNA的制造成本。因此，对这一方案的需求已在增加。另外，由于LNA的原始作用，总是需要降低噪声系数（NF）。

在由CMOS实现的LNA（CMOS LNA）的输入晶体管中，除作为晶体管的原始部分的源极、栅极和漏极中产生的噪声之外，已知NF会由于晶体管各部分中的布线所产生的电阻而恶化。有关NF恶化的一个原因是由栅极布线的电阻产生的噪声。为抑制该噪声，输入晶体管被形成为具有梳状结构，且栅极电位连接至梳齿的两端，从而显著降低了栅极布线的电阻。

当输入晶体管被形成为具有梳状结构且栅极电位连接至其梳齿的两端时，栅-源电容和栅-漏电容必定增加（请参见非专利文献1）。因此，栅-源电容和栅-漏电容的增加可能导致NF增加，造成CMOS LNA性能的下降。

[现有技术文献]

（非专利文献1）CMOS射频集成电路的设计/Thomas H.Lee，剑桥大学出版社，287页。

发明内容

本发明的一个方面提供了一种互补型金属氧化物半导体（CMOS）集成电路和放大电路，其在输入晶体管具有梳状结构的同时，具有能抑制栅极电阻并防止噪声系数（NF）增加的改进结构。

根据本发明的一个方面，提供了一种包括晶体管的CMOS集成电路，该晶体管包括：栅电极，其从栅极布线延伸出以形成梳状，并从信号输入端接收输入信号；源电极，其从面向栅极布线的源极布线延伸出以形成梳状，并连接至接地端，源电极的梳齿插入在栅电极的梳齿之间的每隔一个的空间中；以及漏电极，其从面向栅极布线的漏极布线延伸出以形成梳状，漏电极的梳齿插入在栅电极的梳齿之间的每隔一个的源电极的梳齿不存在的空间中，其中，栅电极与源电极或漏电极之间的重叠区域不存在。

根据该结构，该晶体管可包括：栅电极，其从栅极布线延伸出以形成梳状，并从信号输入端接收输入信号；源电极，其从面向栅极布线的源极布线延伸出以形成梳状，并连接至接地端，源电极的梳齿插入在栅电极的梳齿之间的每隔一个的空间中；以及漏电极，其从面向栅极布线的漏极布线延伸出以形成梳状，漏电极的梳齿插入在栅电极的梳齿之间的每隔一个的源电极的梳齿不存在的空间中。栅电极与源电极或漏电极之间的重叠区域可不存在。因此，在晶体管可具有梳状结构的同时，可抑制栅极电阻，并可防止NF增加。

栅极布线与源电极之间的距离以及栅极布线与漏电极之间的距离可被设置为允许晶体管的噪声系数具有预定值以下。

栅极布线与源电极之间的距离以及栅极布线与漏电极之间的距离可大于由工艺规则确定的最小距离。

源电极的梳齿之间的距离以及漏电极的梳齿之间的距离可大于由工艺规则确定的最小距离。

CMOS集成电路可形成在绝缘体上硅（SOI）衬底上。

根据本发明的另一方面，提供了一种包括如上所述的CMOS集成电路的放大电路。

附图说明

结合附图根据以下详细描述，将更清晰地理解本发明的上述及其他方面、特征和其他优势，其中：

图1是示出根据本发明实施方式的无线通信装置的示例性结构的示意图；

图2是示出LNA的示例性结构的示意图；

图3是示出根据现有技术的MOSFET的布局配置的一个实例的示图；

图4是示出MOSFET中的栅-源电容、栅-漏电容和源-漏电容的示意图；

图5是示出包括在根据本发明实施方式的LNA中的MOSFET的布局配置的一个实例的示图；

图6是示出根据现有技术的LNA的NF与根据本发明实施方式的LNA的NF之间的对比的曲线图；以及

图7是示出包括在根据本发明实施方式的LNA中的MOSFET的另一布局配置实例的示图。

具体实施方式