[发明专利]降低线条粗糙度的混合光刻方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，更具体地，涉及一种降低线条粗糙度的混合光刻方法。

背景技术

随着超大规模集成电路特征尺寸逐渐缩小，在半导体器件的制造方法中，进入22nm技术代后，普通的光学曝光的技术极限也已经到来。目前，45nm工艺节点之后，普遍采用i193nm浸入式光刻技术结合双曝光双刻蚀技术以制备更小的线条。22nm以下节点的精细图形通常需要采用电子束或EUV进行曝光和光刻。

关于EUV光刻技术，目前还处于研发阶段，尚有若干关键技术需要攻克及改进，还无法应用于大规模集成电路制造当中。相比之下，电子束曝光技术经过多年的发展，比较成熟，并且电子束曝光具有很高的精度，分辨率可以达到几个纳米，写出超精细图形的线条来，但效率较低，因而扫描精度和扫描效率的矛盾成为电子束光刻的主要矛盾。解决这个问题的关键技术就是解决电子束光刻系统和目前生产效率较高的光学光刻系统的匹配和混合光刻技术问题。一种可行的办法是大部分工艺由投影光刻机曝光或接触式曝光，超精细图形和套刻精度要求特别高的图形层采用电子束直写曝光。

另一方面，进入32nm节点工艺之后，线条粗糙度成为必须考虑的关键问题，具体包括线条边缘粗糙度(LER)与线条宽度粗糙度(LWR)。对于EUV或者电子束技术而言，都会遇到线条粗糙度的问题。特别地，当采用电子束曝光技术，对光刻胶(抗蚀剂)的要求更高，往往在线条分辨率与光刻胶厚度之间存在矛盾。越薄的光刻胶越能曝光出越小的线条，然而，这样薄的光刻胶由于刻蚀工艺不够高的选择性，往往在刻蚀过程中会早早损失掉，进而无法制得所需的线条，并且存在严重的线条粗糙度问题。

发明内容

有鉴于此，本发明的目的在于独立于光刻胶之外，结合一种新的硬掩模技术，使得线条粗糙度大大降低，使得工艺更加稳定，阀值电压的变化也得以降低。

实现本发明的上述目的，是通过提供一种降低线条粗糙度的混合光刻方法，包括：在衬底上形成结构材料层和第一硬掩模层；执行第一光刻/刻蚀，在第一硬掩模层上形成第一光刻胶图形，刻蚀第一硬掩模层，形成第一硬掩模图形；在第一硬掩模图形上形成第二硬掩模层；执行第二光刻/刻蚀，在第二硬掩模层上形成第二光刻胶图形，刻蚀第二硬掩模层，形成第二硬掩模图形；继续刻蚀第二硬掩模层和第一硬掩模层，形成第三硬掩模图形；以第三硬掩模图形为掩模，刻蚀结构材料层，形成所需要的线条。

其中，第一硬掩模层包括氧化硅、氮化硅、氮氧化硅及其组合。

其中，第一硬掩模层为氧化硅与氮化硅的叠层结构。

其中，第二硬掩模层包括多晶硅、非晶硅、微晶硅、非晶碳、非晶锗、SiC、SiGe、类金刚石无定形碳及其组合。

其中，第一硬掩模层和/或第二硬掩模层和/或结构材料层的刻蚀采用等离子体干法刻蚀技术。

其中，等离子体干法刻蚀采用CCP或ICP或TCP设备。

其中，刻蚀之后还包括干法去胶和/或湿法腐蚀清洗。

其中，湿法腐蚀清洗采用SPM+APM。

其中，结构材料层为假栅电极层、金属栅电极层、局部互连层中的一种。

其中，第一和/或第二硬掩模层采用LPCVD、PECVD、HDPCVD、MBE、ALD方法制备。

第一光刻与第二光刻其中之一为普通光学曝光技术，另一个为电子束曝光技术。

其中，普通光学曝光技术包括i线365nm曝光、DUV248nm曝光，电子束曝光用于制备图形尺寸为22nm及以下节点的线条。

依照本发明的方法，采用材质不同的多层硬掩模层并且多次刻蚀，防止了电子束光刻胶侧壁粗糙度传递到下层的结构材料层，有效降低了线条的粗糙度，提高了工艺的稳定性，降低了器件性能的波动变化。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1为电子束光刻版图的示意图；

图2至图7为依照本发明的方法各步骤的剖面示意图；以及

图8为依照本发明的方法的流程图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修饰各种器件结构。这些修饰除非特别说明并非暗示所修饰器件结构的空间、次序或层级关系。