[发明专利]low-k芯片的封装结构及其制造方法

说明书

技术领域

本发明涉及半导体制造技术，特别涉及一种low-k芯片的封装结构和该low-k芯片封装结构的制造方法。

背景技术

随着半导体关键尺寸（CD，Critical Dimension）的不断减小，IC（Integrated Circuit，集成电路）中的内连线（interconnection）之间所产生的RC延迟逐渐取代了晶体管自身延迟而变成了限制IC运行速度的主要因素。电路中信号传递的快慢，是受到电阻R与电容C的乘积所左右，RC乘积越大，速度就越慢，延迟就越高，反之，RC乘积越小，信号传输速度就能越快，延迟就越低。

对于内连线（如铜内连线）来说，其电阻R由其自身材料性质来决定，IC内部结构对其电阻R的影响很小；而内连线的电容C，则主要受到内连线之间的间隔距离、间隔材料的影响。因此，可以通过改变内连线之间的间隔距离、间隔材料等方式降低内连线的电容C，以降低内连线的RC延迟，提高IC的运行速度。为减小RC延迟的影响，当前，采用超低介电常数（ultra low-k）材料作为内连线间的介质层材料（即内连线之间的间隔材料），以降低内连线的电容C，已广泛应用于IC的制造中。

内连线之间的间隔材料，如层间介质层（ILD，Inter Layer Dielectric），一般来说都具有低介电常数（low-k），为了达到更好的降低其介电常数的效果，进而使得内连线的电容进一步降低，在BEOL（back end ofline，后段工艺，指在contact（接触）之后所涉及到的半导体制程工艺）工艺阶段，当前所采用的层间介质层大多采用多孔（porous）的超低介电常数材料。因为这些原因，目前所使用的超低介电常数材料的介质层的机械性能较差，再进一步加工过程中，如芯片封装过程中很容易碎裂（crack）进而造成集成电路的失效，即产生CPI（Chip Package Interaction，芯片封装相互作用）问题，导致封装时的可靠性显著下降。

如图1所示的现有的一种芯片封装结构中：衬底1上具有经过FEOL（front end of line，前段工艺）阶段形成的由各种半导体器件（包括有源器件和无源器件）所组成的芯片2；在所述芯片2上具有经过BEOL阶段形成的金属层，其中包括通孔（via）4和连接线5，位于通孔4所处的同一层中以及位于连接线5所处的同一层中形成有包围所述通孔4和连接线5的超低介电常数的介质层6，金属层中的最底层通孔4通过芯片2的接触孔3与芯片2电连接。金属层通过金属线7连接到位于衬底1低部的焊盘（bonding pad）8，该结构中，最顶层连接线5通过焊球与金属线7进行连接。在焊接工艺过程中（Bonding），该连接结构，会因为焊球和金属层之间的应力作用等原因，极易使金属层中的超低介电常数材料的介质层6发生碎裂，进而造成集成电路的失效。

发明内容

有鉴于此，本发明提供一种low-k芯片的封装结构以及该low-k芯片封装结构的制造方法，以避免low-k芯片封装的失效。

本申请的技术方案是这样实现的：

一种low-k芯片的封装结构，包括：

衬底；

在所述衬底上的经过FEOL阶段所形成的芯片；

在所述芯片上的经过BEOL阶段所形成的金属层；所述金属层包括相互电连接的至少1个通孔和至少1根连接线，以及填充在所述通孔和连接线周围的超低介电常数材料的介质层；所述金属层中的最底层通孔通过所述芯片的接触孔与所述芯片电连接；所述介质层中的最顶层介质层将位于金属层中的最顶层连接线覆盖；

由位于金属层中的最顶层连接线到所述衬底底部，并穿通所述衬底的TSV孔；

位于所述金属层的最顶层介质层上的焊盘，所述焊盘通过金属线与所述TSV孔位于所述衬底底部的一端电连接。

进一步，所述芯片包括在FEOL阶段形成的各种半导体器件。

进一步，所述TSV孔的材料为Al、Cu、W或者他们的合金。

一种low-k芯片封装结构的制造方法，包括：

提供衬底并在所述衬底上采用FEOL工艺以形成芯片；

在所述芯片上采用BEOL工艺以形成金属层，所述金属层包括相互电连接的至少1个通孔和至少1根连接线，以及填充在所述通孔和连接线周围的超低介电常数材料的介质层，所述金属层中的最底层通孔通过所述芯片的接触孔与所述芯片电连接，所述介质层中的最顶层介质层将位于金属层中的最顶层连接线覆盖；

在所述金属层的最顶层介质层上形成焊盘；以及