[发明专利]应用于信号处理芯片的高速信号采样和同步的架构及方法

权利要求书

1.一种应用于信号处理芯片的高速信号采样和同步的架构，其特征在于：包括可调延时链模块、与可调延时链模块连接的异步FIFO模块、与异步FIFO模块连接的读控制信号产生单元、用于接收启动信号并开始计数的第一计数器和与第一计数器连接的内部自启动信号产生单元，内部自启动信号产生单元与异步FIFO模块连接。

2.根据权利要求1所述的应用于信号处理芯片的高速信号采样和同步的架构，其特征在于：所述可调延时链模块由若干个延时单元串联组成。

3.根据权利要求1所述的应用于信号处理芯片的高速信号采样和同步的架构，其特征在于：所述异步FIFO模块包括第二计数器、与第二计数器连接的写使能产生模块和与写使能产生模块连接的非空状态信号产生单元；所述第二计数器和写使能产生模块分别与内部自启动信号产生单元连接；所述非空状态信号产生单元与读控制信号产生单元连接。

4.根据权利要求3所述的应用于信号处理芯片的高速信号采样和同步的架构，其特征在于：所述第二计数器为四位计数器。

5.根据权利要求1所述的应用于信号处理芯片的高速信号采样和同步的架构，其特征在于：所述第一计数器为八位计数器。

6.采用权利要求1所述架构进行高速信号采样和同步的方法，其特征在于，该方法包括：

（a）对每路ADC信号，可调延时链模块对ADC时钟信号进行可调延时处理，使ADC时钟和ADC数据保持精确的相位关系；同时，启动信号启动第一计数器；其中，ADC信号包括ADC数据和ADC时钟；

（b）当第一计数器计数到256时，内部自启动信号产生单元产生time out信号，并将该信号传输至异步FIFO模块，同时启动每路异步FIFO模块的写操作，写入数据的异步FIFO模块产生非空状态信号1，并将该信号传输至读控制信号产生单元；

（c）当多路异步FIFO模块产生的非空状态信号均为1时，读控制信号产生单元产生数据有效信号和读地址，并传输给异步FIFO模块，进行数据的同步输出。

7.采用权利要求1所述架构进行高速信号采样和同步的方法，其特征在于，该方法包括：

（Ⅰ）对每路ADC信号，可调延时链模块对ADC时钟信号进行可调延时处理，使ADC时钟和ADC数据保持精确的相位关系；同时，启动信号启动第一计数器；其中，ADC信号包括ADC数据、ADC时钟和ADC同步信号；

（Ⅱ）将每路的ADC数据、ADC同步信号和延时后的ADC时钟输入到异步FIFO模块；当ADC同步信号为1，启动该路的异步FIFO模块的写操作，写入数据的异步FIFO模块产生非空状态信号1，并将该信号传输至读控制信号产生单元；

（Ⅲ）当第一计数器计数到256时，内部自启动信号产生单元产生time out信号，此时判断每路异步FIFO模块是否都有数据写入，如果有异步FIFO模块没有写入数据，启动第二计数器，计数到16时，强制启动各路写使能产生模块，对所有异步FIFO模块进行写操作；

（Ⅳ）当多路异步FIFO模块产生的非空状态信号均为1时，读控制信号产生单元产生数据有效信号和读地址，并传输给异步FIFO模块，进行数据的同步输出。