[发明专利]应用于信号处理芯片的高速信号采样和同步的架构及方法

说明书

技术领域

本发明涉及集成电路设计领域，具体涉及一种在信号处理芯片内部进行高速信号采样、同步的架构和采用该架构进行高速信号采样和同步的方法。

背景技术

随着芯片设计技术和制造工艺的飞速发展，芯片内部的处理速度越来越快，工作主频越来越高。高速数模转换（ADC）芯片能够提供的数据量越来越大，输出速率超过1GHz，采样精度超过10bit的ADC也越来越多。对于如此大的数据量，如何在其进入信号处理芯片后能够保持数据的稳定性，并且在需要多路ADC时如何保证各路数据之间的同步性，已经成为在高速数字信号处理领域必须解决的首要问题。

传统的同步处理采用布线等长处理的手段，这种方法在信号速率不是太高时很有效，但在信号速率变高的情况下，容易受到生产工艺和环境温度的影响，在高速信号处理中变得不再可靠。

发明内容

本发明要解决的技术问题是：针对于现有技术中信号处理芯片架构存在高速信号采样不稳定及多路信号不能同步的不足，提供一种实现多路高速信号采样和同步输出的高速信号采样和同步的架构。

本发明要解决的另一个技术问题是提供了一种采用上述架构进行高速信号采样和同步的方法。

为了达到上述发明目的，本发明采用的一个技术方案是：提供一种应用于信号处理芯片的高速信号采样和同步的架构，其特征在于：包括可调延时链模块、与可调延时链模块连接的异步FIFO模块、与异步FIFO模块连接的读控制信号产生单元、用于接收启动信号并开始计数的第一计数器和与第一计数器连接的内部自启动信号产生单元，内部自启动信号产生单元与异步FIFO模块连接。

在本发明的高速信号采样和同步的架构中，所述可调延时链模块由若干个延时单元串联组成。

在本发明的高速信号采样和同步的架构中，所述异步FIFO模块包括第二计数器、与第二计数器连接的写使能产生模块和与写使能产生模块连接的非空状态信号产生单元；所述第二计数器和写使能产生模块分别与内部自启动信号产生单元连接；所述非空状态信号产生单元与读控制信号产生单元连接。

在本发明的高速信号采样和同步的架构中，所述第二计数器为四位计数器。

在本发明的高速信号采样和同步的架构中，所述第一计数器为八位计数器。

本发明采用的另一个技术方案是：提供一种采用上述架构进行高速信号采样和同步的方法，其特征在于，该方法包括：

（a）对每路ADC信号，可调延时链模块对ADC时钟信号进行可调延时处理，使ADC时钟和ADC数据保持精确的相位关系；同时，启动信号启动第一计数器；其中，ADC信号包括ADC数据和ADC时钟；

（b）当第一计数器计数到256时，内部自启动信号产生单元产生time out信号，并将该信号传输至异步FIFO模块，同时启动每路异步FIFO模块的写操作，写入数据的异步FIFO模块产生非空状态信号1，并将该信号传输至读控制信号产生单元；

（c）当多路异步FIFO模块产生的非空状态信号均为1时，读控制信号产生单元产生数据有效信号和读地址，并传输给异步FIFO模块，进行数据的同步输出。

本发明采用的另一个技术方案是：提供一种采用上述架构进行高速信号采样和同步的方法，其特征在于，该方法包括：

（Ⅰ）对每路ADC信号，可调延时链模块对ADC时钟信号进行可调延时处理，使ADC时钟和ADC数据保持精确的相位关系；同时，启动信号启动第一计数器；其中，ADC信号包括ADC数据、ADC时钟和ADC同步信号；

（Ⅱ）将每路的ADC数据、ADC同步信号和延时后的ADC时钟输入到异步FIFO模块；当ADC同步信号为1，启动该路的异步FIFO模块的写操作，写入数据的异步FIFO模块产生非空状态信号1，并将该信号传输至读控制信号产生单元；

（Ⅲ）当第一计数器计数到256时，内部自启动信号产生单元产生time out信号，此时判断每路异步FIFO模块是否都有数据写入，如果有异步FIFO模块没有写入数据，启动第二计数器，计数到16时，强制启动各路写使能产生模块，对所有异步FIFO模块进行写操作；

（Ⅳ）当多路异步FIFO模块产生的非空状态信号均为1时，读控制信号产生单元产生数据有效信号和读地址，并传输给异步FIFO模块，进行数据的同步输出。