[发明专利]动态记忆体结构

说明书

技术领域

本发明涉及一种动态记忆体（存储器）结构。尤其涉及一种具有断开栅极而且电容单元与源极端共享的动态记忆体结构。

背景技术

DRAM（dynamic random access memory）记忆体结构单元是一种由金属氧化物半导体（metal oxide semiconductor,MOS）的晶体管串联至一电容器（capacitor）所构成的记忆体结构单元。金属氧化物半导体晶体管包含有栅极以及至少两组的掺杂区，分别作为漏极（source）或源极（drain）之用。金属氧化物半导体晶体管是由电连接至栅极的字符线（word line）控制整个晶体管的开关，并利用漏极电连接至一位元线（bit line）来形成电流传输通路，然后再经由源极电连接至电容器的储存电极（storage node）达成数据储存或输出的目的。

在目前的动态随机存取记忆体工艺中，电容器大多设计成堆叠于基底表面上的堆叠电容（stack capacitor）或是埋入基底中的深沟渠电容（deep trench capacitor）二种。无论是哪一种动态随机存取记忆体，都只有一个栅极来控制埋在基材中的栅极通道的开关，而且需要另外建构电连接至源极端的电容器来达成数据储存或输出的目的。

随着各种电子产品朝小型化发展的趋势，动态随机存取记忆体元件的设计也必须符合高积集度、高密度的要求。而缩小晶体管元件尺寸的设计，为提升动态随机存取记忆体等积体电路积集度的有效方法。唯当晶体管元件尺寸微缩至极限，则需转变为三维(three-dimensional,3D)晶体管，如鳍状结构。

另外，为了促使动态随机存取记忆体元件要有良好的性能，三维晶体管经常需要要求通道区的长度至少大于通道区宽度的两倍，但是这并不利于缩小晶体管元件尺寸的设计。有鉴于此，仍然希望能发展出新的动态随机存取记忆体结构，其具有更小的记忆单元尺寸、又不用限制通道区的长度与宽度的比例，以祈进一步降低成本，提升竞争力。

发明内容

本发明的目的在于是提出一种新的动态随机存取记忆体（存储器）结构，其具有位于基材上的栅极通道、复合式（composite）的源极端与电容器、强化控制栅极通道的背驱栅极（back gate）、又不用限制通道区的长度与宽度的比例以及更小的记忆单元尺寸，以进一步降低成本，提升竞争力。

本发明的动态记忆体结构，至少包含基材、第一条状（strip）半导体材料、断开栅极（split gate）、第一介电层、第一栅极介电层与第一电容单元。第一条状半导体材料位于基材上，并沿着第一方向延伸。断开栅极位于基材上并沿着第二方向延伸。断开栅极包含独立的第一区块（block）以及第二区块，而将第一条状半导体材料分成第一源极端、第一漏极端及第一通道区。第一介电层至少部分夹置于断开栅极与基材之间。第一栅极介电层至少部分夹置于断开栅极与第一条状半导体材料之间。第一电容单元则与第一源极端电连接。

在本发明的一实施方式中，基材可以为导电性硅基材、绝缘性硅基材或其组合。

在本发明的另一实施方式中，第一方向与第二方向实质上垂直，或是实质上互相交错但又不垂直。

在本发明的另一实施方式中，第一电容单元位于基材上，并包含作为下电极用的第一源极端、至少部分覆盖第一源极端并作为电容介电层用的第二介电层、以及至少部分覆盖第二介电层而作为上电极用的电容金属层，所以第一源极端又成为第一电容单元的下电极。

在本发明的另一实施方式中，第一介电层与第二介电层可为相同或是不同的高介电常数材料。

在本发明的另一实施方式中，第二介电层覆盖第一源极端最多达五面。

在本发明的另一实施方式中，电容金属层完全覆盖第一源极端。

在本发明的另一实施方式中，第一区块以及第二区块的其中一者为驱动栅极（drive gate），而另一者则为背驱栅极，而分别控制同一个栅极通道。

在本发明的另一实施方式中，动态记忆体结构还包含与驱动栅极电连接的字符线。

在本发明的另一实施方式中，动态记忆体结构还包含与背驱栅极电连接的背驱线。

在本发明的另一实施方式中，第一条状半导体材料高于第一区块以及第二区块其中的至少一者。

在本发明的另一实施方式中，第一区块以及第二区块其中的至少一者高于第一条状半导体材料。

在本发明的另一实施方式中，栅极包含金属。

在本发明的另一实施方式中，第一条状半导体材料、第一源极端与第一漏极端为一体成形。