[发明专利]半导体装置

说明书

技术领域

本发明涉及半导体装置，特别涉及由ESD保护特性优越的ESD保护元件构成的半导体装置。

背景技术

以往开始，提出了加入半导体装置的保护电路作为ESD对策的各种半导体装置。例如，典型地，如图7所示，在输入输出端子50与电源线51之间连接PN结二极管52，在输入输出端子50与接地线53之间连接PN结二极管54，在电源线51与接地线53之间连接PN结二极管55，从而进行了内部电路56的保护。另外，ESD是Electro-Static Discharge的简称，意味着静电放电。

但是，由于高速化的要求等，随着构成元件的细微化的进展，半导体装置的静电破坏耐受性变弱，采用更适合的ESD保护元件变得必不可少。在内置有作为高耐压元件的MOS型晶体管和作为低耐压元件的NPN双极型晶体管的BiCMOS型集成电路中，将低耐压NPN晶体管作为ESD保护元件的内容和其问题点以及解决方法在以下的专利文献1中公开。

此外，在电源线和接地线之间代替PN结晶体管而将NPN双极型晶体管作为ESD保护元件来使用的内容在专利文献2中公开，其中，采用电阻连接了NPN双极型晶体管的基极-发射极之间。在将MOS型晶体管作为ESD保护元件的情况下，使其弹回（snap-back）电压降低，并改善ESD保护特性的内容在专利文献3中公开。

另外，关于弹回电压将在后面叙述，但弹回电压是指当较大的静电电涌被施加到了输入输出端子等时，开始将该静电放跑至接地线的触发电压。如果保护元件的弹回电压低于被保护元件的弹回电压，则会使静电通过保护元件而逃跑至接地线，因此从静电中保护被保护元件。

[专利文献1]（日本）特开2006-128293号公报

[专利文献2]（日本）特开平05-90481号公报

[专利文献3]（日本）特开平06-177328号公报

在专利文献2中，如图8所示，公开了在与图7同样的结构中在成为电源线51的最高电位端子和成为接地线53的最低电位端子之间被施加了静电的情况下的新的ESD保护元件59。以往，将N型外延层作为阴极且将P型半导体衬底作为阳极的虚线所示的寄生PN结二极管55a成为在两端子之间所施加的静电的放电路径，保护着内部电路56。图7的PN结二极管55被寄生PN结二极管55a所代替。

但是，由于细微化的进展等导致静电的放电路径的阻抗的增加等，因而产生了以下问题，即该寄生PN结二极管55a没有有效地动作，经由内部电路56的某个接合而产生静电的放电路径，内部电路56的接合部被破坏。因此，公开了采用与该寄生PN结二极管55a并联连接了NPN双极型晶体管57的新的ESD保护元件59来应对静电的内容，其中，NPN双极型晶体管57的基极和发射极之间被电阻58所分流。

在由静电产生的正的电压从电源线51被施加到与该电源线51连接的NPN双极型晶体管57的集电极，并且从接地线53对与该接地线53连接的发射极施加了负的电压的情况下，当达到了在该NPN双极型晶体管57的基极/发射极之间连接了电阻58的状态下的集电极/发射极间击穿电压BV_CER以上的电压的时刻，该NPN双极型晶体管57击穿。相反，在被施加了以电源线51为负且以接地线53为正的静电的情况下，经由所述电阻58，基极/集电极间接合为正向，因此被钳位。

因此，电源线51和接地线53之间，与以往寄生存在的ESD保护PN结二极管55a并联地，根据具有更低的击穿电压的NPN双极型晶体管57和所述电阻58构成的新的ESD保护元件59，从静电中进行保护。静电的放电路径，其一部分在半导体衬底内，一部分成为半导体衬底的表面。

但是，在追求进一步的低电压动作的便携设备等所使用的半导体装置中，在被施加了静电的情况下，需要在更低的电压下击穿且从放热的关系来看静电放电路径尽可能在半导体衬底的内部形成的新的ESD保护元件。

发明内容