[发明专利]采用质子辐照制备终端结构的方法

说明书

技术领域

本发明涉及功率器件制备领域，特别涉及一种采用质子辐照制备终端结构的方法。

背景技术

优良的终端保护结构是功率器件（诸如功率二极管、功率MOS管、IGBT等）实现预定耐压的重要保障。在保证耐压的基础上，降低器件终端区域的面积是减低器件成本的有效措施。较早出现的终端结构是场限环，后有将场限环和场板结合的结构，以及结终端延伸技术的终端结构。

传统的场限环结构，场限环注入剂量的范围有两个：3e11-5e11cm²和7e14-1e16cm²，均为一次注入。

传统的场限环和场板结合的终端结构，其峰值掺杂浓度2e19cm^-3左右。

随后出现的降低终端面积的发明有很多，这些发明中所提出的终端结构中N阱的形成均是高能磷或者砷注入形成的。

现有技术的结构虽然新颖，并且能达到降低芯片终端面积的目的，但是制作难度高，可能需要复杂的工艺步骤，有的时候甚至无法达到所需要的目的。原因如下：

上述技术中所提出的终端结构中的N型阱，其掺杂浓度比N漂移区高，但不可能高出很多，因为高掺杂的N型阱会严重降低器件终端的耐压。有材料证明N阱的掺杂浓度比N漂移区高一个数量级较佳。这种极低剂量的掺杂对离子注入剂量的精度提出了极高的要求，甚至无法完成的精度要求。这种极低剂量的掺杂对注入后离子激活率的要求也是特别高的，需要严格控制退火温度和时间，增加了制作工艺的难度。

上述发明所提出的终端结构中的N型阱，其深度应比P型场限环高，而为保证耐压要求，P型场限环的阱深一般较大（7μm以上，并根据有源区P阱的结深发生改变），因此需要较大注入能量或高温长时间退火才能达到所需要的N型阱。高温长时间退火会对形成N阱之前的工艺过程产生较大影响并使得N型阱的横向扩散变得很严重。深N型阱所需要的大注入能量有可能会超过现有的工艺限制，并且大的注入剂量会产生更多的注入损伤。

发明内容

本发明所要解决的技术问题是提供一种在降低芯片终端面积的同时降低工艺难度，减少注入损伤，且能提高器件可靠性能的采用质子辐照制备终端结构的方法。

为解决上述技术问题，本发明提供了一种采用质子辐照制备终端结构的方法包括：在衬底上制备芯片的主结和P型场限环；

在所述形成主结和P型场限环的芯片上制备元包结构；

在所述形成元包结构的芯片上淀积金属电极后，通过刻蚀形成阴极；

在所述形成阴极的芯片上通过质子注入后退火形成N型阱，完成芯片的正面工艺；

在所述完成正面工艺的芯片的背面进行P型离子注入形成P集电极后，淀积金属电极形成阳极，获得成品。

进一步地，所述在衬底上制备芯片的主结和P型场限环包括：

将衬底上的氧化层通过刻蚀获得氧化层窗口后，通过所述氧化层窗口对衬底进行一次性高掺杂P型杂质注入，形成主结位置的高掺杂P型阱和终端区的高掺杂P型阱；

将形成主结位置的高掺杂P型阱和终端区的高掺杂P型阱的芯片去除光刻胶，进行热退火处理后形成高掺杂P型主结和高掺杂P型场限环。

进一步地，所述在衬底上制备芯片的主结和P型场限环包括：

将衬底上的氧化层通过刻蚀获得氧化层窗口后，通过所述氧化层窗口对衬底先进行低掺杂P型杂质注入，形成主结位置的低掺杂P型阱和终端区的低掺杂P型阱，然后再进行高掺杂P型杂质注入，形成主结位置的高掺杂P型阱和终端区的高掺杂P型阱；

将形成主结位置的高掺杂P型阱和终端区的高掺杂P型阱的芯片去除光刻胶，进行热处理后形成低掺杂P型主结和高掺杂P型主结，及低掺杂P型场限环和高掺杂P型场限环。

进一步地，所述在形成主结和P型场限环的芯片上制备元包结构包括：

在所述形成主结和场限环的芯片表面淀积栅氧化层，然后淀积多晶硅后，通过掩膜版进行刻蚀形成有源区窗口和终端区窗口；

在所述有源区窗口和终端区窗口淀积场氧后，刻蚀有源区场氧进行元包结构的制备。

进一步地，所述将形成阴极的芯片通过质子注入时，所述辐射质子的能量为0.5-3Mev，辐照质子的剂量1e13-1e16cm^-2,质子辐照所形成的平均射程7-30μm。

进一步地，所述将通过质子注入后的芯片进行退火是在氢等离子体氛围下进行退火，退火温度为350-500℃，退火时间0.5~5小时。

进一步地，所述将形成阴极的芯片通过质子注入时是通过掩模板进行质子注入，形成相互独立的N型阱。