[发明专利]循环右移累加基的DTMB中LDPC编码器和编码方法

说明书

技术领域

本发明涉及数字地面电视广播领域，特别涉及一种DTMB系统中QC-LDPC码编码器的高效实现方法。

背景技术

由于在传输信道中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。

低密度奇偶校验（Low-Density Parity-Check,LDPC）码以其逼近Shannon限的优异性能成为信道编码领域的研究热点。准循环LDPC码（Quasic-LDPC，QC-LDPC）码是一种特殊的LDPC码，其编码可采用移位寄存器加累加器（Shift-Register-Adder-Accumulator,SRAA）加以实现。目前，QC-LDPC码已广泛应用于IEEE 802.11n，802.16e和中国的数字地面电视广播DTMB等标准。

SRAA法是利用生成矩阵G进行编码。QC-LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵G_i,j（1≤i≤a,1≤j≤t）构成的阵列，t=a+c。与信息向量对应的一部分生成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。串行SRAA法完成一次编码需要ab+t个时钟周期，需要(t+c)b个寄存器、cb个二输入与门和cb个二输入异或门。此外，还需要acb比特ROM存储循环矩阵的首行。

DTMB标准采用了3种不同码率的QC-LDPC码。对于这3种QC-LDPC码，均有t=59和b=127。图1给出了不同码率η下的参数a和c。

DTMB标准中QC-LDPC编码的现有解决方案是采用串行SRAA法，3种码率所需的编码时间分别是3107、4631和6155个时钟周期。逻辑资源需要11938个寄存器、4445个二输入与门和4445个二输入异或门，这是由码率η=0.4对应的参数c=35决定的。此外，3种码率共需278,892比特ROM存储循环矩阵的首行。当采用硬件实现时，如此大的存储需求会增加设备成本，且编码时间较长。

发明内容

针对DTMB系统多码率QC-LDPC编码的现有实现方案中存在的需要大容量存储器和编码速度慢缺点，本发明提供了一种基于循环右移累加的高效编码方法，在明显提高编码速度的同时有效减少存储器和逻辑资源的需求。

如图3所示，基于循环右移累加的DTMB标准中多码率QC-LDPC码的编码器主要由5部分组成：控制器、向量存储器、循环右移表、循环右移累加器和并行循环左移累加器（并行CLSA）。整个编码过程分5步完成：第1步，清零部分校验向量p_x，输入信息向量s；第2步，循环右移累加器逐行地使用整个循环右移表计算部分校验向量p_y和向量q；第3步，使用并行CLSA计算部分校验向量p_x；第4步，循环右移累加器逐行地使用循环右移表的前c-u行计算部分校验向量p_y；第5步，输出码字v。上述编码过程简单，步骤一致性强，易于实现，简化了后向递推运算，无需读出—运算—写回这一复杂操作。

本发明提供的QC-LDPC编码器兼容多码率，能在明显提高编码速度的同时有效减少存储器和逻辑资源需求，从而达到降低硬件成本和功耗的目的。

关于本发明的优点与精神可通过接下来的发明详述及附图得到进一步的了解。

附图说明

图1是给出了不同码率η下的参数a、c和u；

图2是行列交换后近似下三角校验矩阵H_ALT的结构示意图；

图3是DTMB标准中兼容3种码率的QC-LDPC码编码器整体结构；

图4给出了码率η=0.4时H_zero各块行中置换矩阵的数量、所在的块列号和循环右移位数；

图5给出了码率η=0.6时H_zero各块行中置换矩阵的数量、所在的块列号和循环右移位数；

图6给出了码率η=0.8时H_zero各块行中置换矩阵的数量、所在的块列号和循环右移位数；

图7给出了不同码率下H_zero所有块行中置换矩阵的总数α和前c-u块行中置换矩阵的总数β；

图8是循环右移累加器的结构示意图；

图9是并行CLSA的结构示意图；

图10是编码器各组成部分以及整个电路的硬件资源消耗；

图11是各编码步骤以及整个编码过程所需的处理时间；