[发明专利]内存控制器以及内存系统

说明书

技术领域

本发明有关于一种内存控制器，特别是有关于一种低功率双倍数据速率（double data rate，DDR）内存控制器。

背景技术

一般而言，在双倍数据速率（double data rate，DDR）内存系统中，例如DDR动态随机存取内存（dynamic random access memory，DRAM）系统中，包括内存控制器之主晶粒以及包括DRAM装置之内存装置的每一者，各具有一组串联于各自操作电压与接地电压之间的双终端电阻器，用于双向传输之一输入/输出接脚，而两个终端电阻之间的连接点则耦接此输入/输出接脚。对于主晶粒以及内存装置中每一者而言，各自的晶粒上终端电压（on-die terminal voltage）等于各自操作电压的一半。在此结构下，发生了静态功率消耗。举例来说，在DDR3 1.5V/240Ω系列之DRAM系统中，对于读取与写入路径之每一者而言，每一位具有6.25mA之静态电流。在DDR31.8V/30Ω系列之DRAM系统中，对于读取与写入路径之每一者而言，每一位具有6mA之静态电流。近年来，低功率成为DRAM的需求。因此，在DRAM系统中引起的静态电流应减少，以实现低功率需求。

因此，期望提供一种具有低静态电流之低功率内存控制器。

发明内容

有鉴于此，有必要提供一种内存控制器及内存系统。

本发明一实施例提供一种内存控制器包括第一电压节点、第二电压节点、输入/输出接脚、驱动器电路、终端电阻器、以及输入缓冲器。第一电压节点耦接于一第一电压。第二电压节点耦接于一第二电压。该驱动器电路耦接输入/输出接脚，用以提供写入信号至输入/输出接脚。终端电阻器耦接于输入/输出接脚与第一电压节点之间。输入缓冲器耦接输入/输出接脚，用以读取来自输入/输出接脚之读取信号。没有终端电阻耦接于输入/输出接脚与第二电压节点之间。

本发明另一实施例提供一种内存系统，此内存系统包括内存控制器以及内存装置。内存控制器封装在第一晶粒中。该内存控制器包括一第一电压节点，耦接于一第一电压；一第二电压节点，耦接于一第二电压；一第一输入/输出接脚；一第一驱动器电路，耦接该第一输入/输出接脚，用以提供一写入信号至该第一输入/输出接脚；一第一终端电阻器，耦接于该第一输入/输出接脚与该第一电压节点之间；以及一第一输入缓冲器，耦接该第一输入/输出接脚，用以读取来自该第一输入/输出接脚之一读取信号。其中，没有终端电阻耦接于该第一输入/输出接脚与该第二电压节点之间。该内存装置封装在第二晶粒中，且包括第二输入/输出接脚、内存数组、控制电路、第二驱动器电路、以及第二输入缓冲器。第二输入/输出接脚耦接第一输入/输出接脚。内存数组用以储存数据。控制电路用以存取内存数组。第二驱动器电路耦接第二输入/输出接脚。控制电路自该内存数组读取数据以产生读取信号，以及根据来自该内存控制器之写入信号将数据写入至该内存数组。第二驱动器电路驱动读取信号并将驱动后之读取信号通过该第二输入/输出接脚提供至该第一输入/输出接脚。第二输入缓冲器耦接第二输入/输出接脚，用以读取来自第二输入/输出接脚之写入信号，且将写入信号缓冲输出至控制电路。

本发明的内存系统中，输入缓冲器仅通过在本身晶粒上的终端电阻器来耦接接地电压(操作电压)，而输入缓冲器没有通过在本身晶粒上的电阻来耦接操作电压(接地电压)，使得在读取/写入路径中所引起的静态电流因此而减少。

附图说明

图1表示根据本发明一实施例之内存系统；以及

图2表示根据本发明另一实施例之内存系统。

具体实施方式

为使本发明之上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。

在本说明书以及权利要求书当中使用了某些词汇来指代特定的组件。本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同样的组件。本说明书及权利要求并不以名称的差异作为区分组件的方式，而是以组件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”是一个开放式的用语，因此应解释成“包含但不限定于”。另外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接第二装置，则代表第一装置可以直接电气连接于第二装置，或通过其它装置或连接手段间接地电气连接至第二装置。