[发明专利]DDR3信号端接结构有效
| 申请号： | 201210380737.1 | 申请日： | 2012-10-09 |
| 公开（公告）号： | CN102915756A | 公开（公告）日： | 2013-02-06 |
| 发明（设计）人： | 丁亚军;刘耀;王彦辉;贾福桢;王玲秋;吕春阳 | 申请（专利权）人： | 无锡江南计算技术研究所 |
| 主分类号： | G11C7/10 | 分类号： | G11C7/10;H03L7/06 |
| 代理公司： | 北京众合诚成知识产权代理有限公司 11246 | 代理人： | 龚燮英 |
| 地址： | 214083 江苏*** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | ddr3 信号 端接 结构 | ||
1.一种DDR3信号端接结构，其特征在于包括：存储器控制器DQS差分输入输出缓冲器以及DDR3存储器DQS差分输入输出缓冲器；
其中，存储器控制器DQS差分输入输出缓冲器包括：第一片上端接、以及与第一片上端接相连的第一片DQS输入缓冲和第一片DQS输出缓冲；
其中，DDR3存储器DQS差分输入输出缓冲器包括：第二片上端接、以及与第二片上端接相连的第二片DQS输入缓冲和第二片DQS输出缓冲；
其中，第一片DQS差分输入输出缓冲通过印制线路板走线连接至第二片DQS差分输入输出缓冲。
2.根据权利要求1所述的DDR3信号端接结构，其特征在于还包括：一端连接至第一片DQS差分输入输出缓冲的DQS_N引脚、另一端连接至第一片DQS差分输入输出缓冲器的电源电压的上拉电阻。
3.根据权利要求1或2所述的DDR3信号端接结构，其特征在于还包括：一端连接至第一片DQS差分输入输出缓冲的DQS_P引脚、另一端接地的下拉电阻。
4.根据权利要求1至3之一所述的DDR3信号端接结构，其特征在于还包括：一端连接至第二片DQS差分输入输出缓冲的DQS_P引脚、另一端连接至第二片DQS差分输入输出缓冲的DQS_N引脚的附加电阻。
5.根据权利要求3或4所述的DDR3信号端接结构，其特征在于，上拉电阻的阻值等于下拉电阻的阻值。
6.根据权利要求3或4所述的DDR3信号端接结构，其特征在于，上拉电阻的阻值为400欧。
7.根据权利要求3或4所述的DDR3信号端接结构，其特征在于，下拉电阻的阻值为400欧。
8.根据权利要求4或5所述的DDR3信号端接结构，其特征在于，附加电阻的阻值小于上拉电阻的阻值。
9.根据权利要求4或5所述的DDR3信号端接结构，其特征在于，附加电阻的阻值小于下拉电阻的阻值。
10.根据权利要求4或5所述的DDR3信号端接结构，其特征在于，附加电阻的阻值为240欧或80欧。
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