[发明专利]DDR3信号端接结构

说明书

技术领域

本发明涉及电路设计领域，更具体地说，本发明涉及一种DDR3信号端接结构。

背景技术

在计算机领域，随着处理器性能的不断提升，对主存的性能要求也越来越高，带来了存储器的容量和速度的不断提升。DRAM存储器（动态随机存取存储器）每隔2-3年，容量就会增加一倍，DRAM的速率大约每隔三年增加一倍，这个步伐也与CPU的发展水平相适应。SDRAM（同步动态随机存储器）时代，已经经历了DDR（Double Data Rate，双倍速率）、DDR2（Double Data Rate 2）两个系列产品，目前正是DDR3（Double Data Rate 3）技术占据主流。

DDR3采用1.5V接口的SSTL（STUB SERIES TERMINATED LOGIC，短截线串联端接逻辑）电路，DDR3的信号传输速率高达1066Mbps-2133Mbps，信号摆幅降低，信号的噪声余量相对1.8V的DDR2进一步缩小，对系统的噪声抑制要求更严。

DDR3存储器的输入输出缓冲器（Buffer）内部有片上端接（On Die Termination，ODT）的支持，支持120欧姆、60欧姆、40欧姆、30欧姆和20欧姆多种阻值。存储控制器的输入输出Buffer缓冲器的内部一般也有片上端接（ODT）。

图1示意性地示出了根据现有技术的DDR3信号端接结构。如图1所示，该DDR3信号端接结构包括：存储器控制器DQS差分输入输出缓冲器MC_DQSIO_buffer以及DDR3存储器DQS差分输入输出缓冲器DDR3_DQSIO_buffer。其中，存储器控制器DQS差分输入输出缓冲器MC_DQSIO_buffer包括：第一片上端接ODT1、以及与第一片上端接ODT1相连的第一片DQS差分信号输入缓冲B12和第一片DQS差分信号输出缓冲B11。DDR3存储器DQS差分输入输出缓冲器DDR3_DQSIO_buffer包括：第二片上端接ODT2、以及与第二片上端接ODT2相连的第二片DQS差分信号输入缓冲B21和第二片DQS差分信号输出缓冲B22。第一片的DQS差分输入输出缓冲MC_DQSIO_buffer通过印制线路板走线PCB_trace连接至第二片的DQS差分输入输出缓冲DDR3_DQSIO_buffer。

在对DDR3存储器进行读操作时，存储器控制器通过控制使自己的输入输出缓冲器的片上端接打开；而在对存储器进行写操作时，存储器控制器通过控制使DDR3存储器端的片上端接打开。

由于DDR3的速率高，信号摆幅低，信号的噪声余量较小。但是，DDR3的DQS信号由于受反射和外界噪声干扰的影响，信号上会有毛刺和过冲等现象。其中DQS信号是源同步时钟，在对存储器读操作时，是与存储器数据输出同步的脉冲信号，即读时钟信号。在实际应用中，由于DDR3的DQS信号受反射和外界噪声干扰的影响，甚至可能会导致接收电路认错DQS的信号状态，从而使得数据存取的计数错误。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种DDR3信号端接结构，其能抑制DDR3DQS信号的反射噪声，并使DDR3信号不受外界噪声的干扰，避免敏感接收电路认错DQS信号的信号状态，以保证数据信号的正确传输。

根据本发明，提供了一种DDR3信号端接结构，其包括：存储器控制器DQS差分输入输出缓冲器以及DDR3存储器DQS差分输入输出缓冲器；其中，存储器控制器DQS差分输入输出缓冲器包括：第一片上端接、以及与第一片上端接相连的第一片DQS输入缓冲和第一片DQS输出缓冲；其中，DDR3存储器DQS差分输入输出缓冲器包括：第二片上端接、以及与第二片上端接相连的第二片DQS输入缓冲和第二片DQS输出缓冲；其中，第一片DQS输入输出缓冲通过印制线路板走线连接至第二片DQS输入输出缓冲。

优选地，所述DDR3信号端接结构还包括：一端连接至第一片DQS差分输入输出缓冲的DQS_N引脚、另一端连接至第一片DQS输入输出缓冲器的电源电压的上拉电阻。

优选地，所述DDR3信号端接结构还包括：一端连接至第一片DQS差分输入输出缓冲的DQS_P引脚、另一端接地的下拉电阻。

优选地，所述DDR3信号端接结构还包括：一端连接至第二片DQS差分输入输出缓冲的DQS_P引脚、另一端连接至第二片DQS输入输出缓冲的DQS_N引脚的附加电阻。

优选地，上拉电阻的阻值等于下拉电阻的阻值。

优选地，上拉电阻的阻值为400欧。

优选地，下拉电阻的阻值为400欧。