[发明专利]一种半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。

背景技术

在半导体技术领域中，随着纳米加工技术的迅速发展,晶体管的特征尺寸已进入纳米级。通过等比例缩小的方法来提高当前主流的硅CMOS器件的性能这一方式，受到越来越多的物理及工艺的限制。为了提高CMOS器件中NMOS和PMOS晶体管的性能，应力技术（stress engineering）越来越受到业界的关注。

应力影响半导体中的载流子的迁移率。一般而言，硅中电子的迁移率随着沿着电子迁移方向的拉应力的增加而增加，并且随着压应力的增加而减少。相反，硅中带正电的空穴的迁移率随着空穴移动方向的压应力的增加而增加，并且随着拉应力的增加而减小。因此，可以通过在沟道中引入适当的压应力和拉应力能分别提高PMOS的空穴迁移率和NMOS的电子迁移率。

在现有技术中，一般通过外延SiGe源漏引入沟道压应力，利用源漏和沟道的晶格常数失配控制应变大小，进而改善空穴迁移率，来提高PMOS的性能；通过淀积SiN薄膜引入沟道拉应力，利用SiN薄膜的高本征应力控制应变大小，进而改善电子迁移率，来提高NMOS的性能。或者，仅仅通过外延SiGe源漏引入沟道压应力来提高PMOS的性能，而对NMOS不采用应力技术。

随着产业应用中对半导体器件的性能要求越来越高，现有技术中的上述应力解决方案存在的问题也越来越凸显。在CMOS器件中，如果单纯对PMOS通过采用外延SiGe引入沟道压应力，NMOS的载流子迁移率可能达不到器件的性能要求。而如果在通过采用外延SiGe技术对PMOS施加压应力的同时，通过淀积SiN薄膜引入沟道拉应力来提高NMOS的载流子迁移率，则引入的SiN薄膜很可能对PMOS的应力造成影响，进而影响PMOS的载流子迁移率；并且，由于引入的SiN薄膜最终仅存在于NMOS上方，必然会造成NMOS和PMOS的器件尺寸不一致，导致NMOS和PMOS在器件性能上存在差异，进而影响整个CMOS半导体器件的性能。

随着半导体技术的不断发展，尤其当主流制造技术的工艺节点已经从65nm发展到45nm甚至更小的节点尺寸，现有技术中的上述应力解决方案存在的上述问题越来越凸显。因此，需要提出一种新的半导体器件的制造方法，通过采用合适的应力技术方案，满足CMOS器件对应力的要求，提高半导体器件的性能。

发明内容

针对现有技术的不足，本发明提供了一种半导体器件及其制造方法。

一方面，本发明提供一种半导体器件的制造方法，该方法包括如下步骤：

步骤S101：提供半导体衬底，所述半导体衬底包括用于形成NMOS的NMOS区和用于形成PMOS的PMOS区；

步骤S102：在所述半导体衬底的PMOS区通过嵌入式锗硅工艺形成抬升的PMOS源极和漏极；

步骤S103：在所述半导体衬底的NMOS区通过嵌入式碳硅工艺形成抬升的NMOS源极和漏极；

其中，所述步骤S102和步骤S103的顺序可以互换。

进一步的，所述步骤S102可以包括如下步骤：

步骤S1021：在所述半导体衬底上形成一层图形化的光刻胶，其中，所述光刻胶位于所述PMOS的源区和漏区的部分被去除；

步骤S1022：利用所述图形化的光刻胶为掩膜，对所述半导体衬底进行刻蚀，在所述半导体衬底上所述PMOS的源区和漏区对应的位置分别形成硅凹槽；

步骤S1023：在所述PMOS的源区硅凹槽和漏区硅凹槽的位置分别形成锗硅层，作为所述PMOS的源极和漏极。

其中，所述PMOS源区硅凹槽和漏区硅凹槽的截面形状为Sigma形或矩形。

进一步的，所述步骤S103可以包括如下步骤：

步骤S1031：在所述半导体衬底上形成一层图形化的光刻胶，其中，所述光刻胶在NMOS的源区和漏区的部分被去除；

步骤S1032：利用所述图形化的光刻胶为掩膜，对所述半导体衬底进行刻蚀，在所述半导体衬底上所述NMOS的源区和漏区对应的位置分别形成硅凹槽；

步骤S1033：在所述NMOS的源区硅凹槽和漏区硅凹槽的位置分别形成锗硅层，作为所述NMOS的源极和漏极。

其中，所述NMOS的源区硅凹槽和漏区硅凹槽的截面形状为Sigma形或矩形。

其中，在所述步骤S102中形成的所述PMOS的源极和漏极的顶部均高于所述半导体衬底的上表面，和/或，在所述步骤S103中形成的所述NMOS的源极和漏极的顶部均高于所述半导体衬底的上表面。