[发明专利]连续逼近缓存器模拟至数字转换器以及相关控制方法

说明书

技术领域

本发明涉及模拟至数字转换器（analog-to-digital convertor，ADC），特别涉及连续逼近缓存器（successive-approximation-register，SAR）模拟至数字转换器。

背景技术

一连续逼近缓存器模拟至数字转换器是一种将二进制搜索算法（the binarysearch algorithm）应用于模拟至数字转换的模拟至数字转换器。该连续逼近缓存器模拟至数字转换器的转换速率通常被外部提供的转换时钟（conversionclock）所控制。在该转换时钟的每个周期，该连续逼近缓存器模拟至数字转换器必须采样一模拟输入，以及从最高有效位（the most significant bit，MSB）到最低有效位（the least significant bit，LSB）逐位的产生一相对应的数字输出。

为了正常运行，该连续逼近缓存器模拟至数字转换器可额外需要一快速时钟，该快速时钟的速率高于该转换时钟的速率。可选的，该连续逼近缓存器模拟至数字转换器可额外需要一不平衡时钟（an unbalanced clock），该不平衡时钟具有不平衡的占空比（duty cycle）。例如，该不平衡时钟的频率与该转换时钟的频率相同，但是，该不平衡时钟的占空比可以是20%、25%、或者40%。但是，该不平衡时钟的占空比不能被适当的精确调谐。

上述两种额外要求的任一种都增加了该连续逼近缓存器模拟至数字转换器的成本，且使得该连续逼近缓存器模拟至数字转换器难以受欢迎。而且，该不平衡时钟的占空比不能被适当的精确调谐这一事实有时阻止该连续逼近缓存器模拟至数字转换器工作在最佳状态。

发明内容

本发明实施例提供一种连续逼近缓存器模拟至数字转换器以及相关控制方法，以解决上述技术问题。

本发明的一实施例提供一种控制该连续逼近缓存器模拟至数字转换器的方法。该方法包括：接收一转换时钟，该转换时钟包括至少一第一边沿，以及根据该转换时钟的其中一第一边沿来控制该连续逼近缓存器模拟至数字转换器的一第一采样阶段的结束时间以及该连续逼近缓存器模拟至数字转换器的一第二采样阶段的开始时间。其中，在一种实施方式中，该转换时钟可以用于控制该连续逼近缓存器模拟至数字转换器的一转换速率。

本发明的另一实施例提供一种控制该连续逼近缓存器模拟至数字转换器的方法。该方法包括：启动该连续逼近缓存器模拟至数字转换器的一第一比较阶段，以及响应于该第一比较阶段的一最后的任务的完成，启动该连续逼近缓存器模拟至数字转换器的一第一采样阶段。

本发明的再一实施例提供一种控制该连续逼近缓存器模拟至数字转换器的方法。该方法包括：响应于一转换时钟的一第一边沿，启动该连续逼近缓存器模拟至数字转换器的一比较阶段；以及在发生该比较阶段的一最后的任务的完成以及该转换时钟的一第二边沿的出现这两个情况时，响应于所述两个情况中在时域上较迟发生的一个情况，启动该连续逼近缓存器模拟至数字转换器的一采样阶段；其中，该第二边沿是在该第一边沿之后。其中，在一种实施方式中，该转换时钟可以用于控制该连续逼近缓存器模拟至数字转换器的一转换速率。

本发明的又一实施例提供一种连续逼近缓存器模拟至数字转换器。该连续逼近缓存器模拟至数字转换器包括一采样以及比较模块，以及一时钟产生器。该采样以及比较模块用于通过逐次逼近将一模拟输入转换成一数字输出。该时钟产生器与该采样以及比较模块耦接，且用于根据一转换时钟的一第一边沿来控制采样以及比较模块的第一采样阶段的结束时间，以及控制该采样以及比较模块的一第二采样阶段的一开始时间，其中，在一种实施方式中，该转换时钟控制该连续逼近缓存器模拟至数字转换器的一转换速率。

本发明的一第五实施例提供一种连续逼近缓存器模拟至数字转换器。该连续逼近缓存器模拟至数字转换器包括一采样以及比较模块，以及一时钟产生器。该采样以及比较模块用于通过逐次逼近将一模拟输入转换成一数字输出。该时钟产生器与该采样以及比较模块耦接，且用于响应于一转换时钟的一第一边沿，启动该采样以及比较模块的一比较阶段；以及用于当发生该比较阶段的一最后的任务的完成以及该转换时钟的一第二边沿的出现这两个情况时，响应于所述两种情况中在时域上较迟发生的一个情况，而启动该连续逼近缓存器模拟至数字转换器的一采样阶段；其中，该第二边沿在该第一边沿之后。在一种实施方式中，该转换时钟控制该连续逼近缓存器模拟至数字转换器的一转换速率。