[发明专利]三维叠层半导体结构及其制造方法

说明书

技术领域

本发明的实施例是有关于三维叠层半导体结构及其制造方法，且特别是有关于一种三维快闪存储器的一扇出区域的三维叠层半导体结构及其制造方法。

背景技术

非易失性存储器元件在设计上有一个很大的特性是，当存储器元件失去或移除电源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被提出。不过相关业者仍不断研发新的设计或是结合现有技术，进行存储单元平面的叠层以达到具有更高储存容量的存储器结构。例如已有一些三维叠层与非门(NAND)型闪存结构被提出。

随着元件尺寸的缩小，这些三维叠层闪存结构的阵列区域(array)中的栅极间距也随之缩短，以三维与非门(NAND)型结构为例，无需经过离子注入(ion implants)，施加电压后也能于栅极之间自动形成结，即为三维叠层无结(junction-free)NAND。图1为一三维与非门(NAND)型闪存的局部示意图。NAND型闪存包括阵列区域11和扇出区域13。扇出区域(Fan-out region)13中的三维叠层结构包括交错叠层的氧化层131和栅极材料-多晶硅层133，并有垂直于叠层结构的接触孔135与孔内填充的导电材以使各层的栅极外接。然而，在扇出区域13的三维叠层结构的多晶硅层133仍需经过离子注入工艺，以降低其阻值。如不降低多晶硅层133的阻值，会对该三维叠层闪存的读取速度造成严重的影响，而产生延迟甚至无法顺利操作的现象。目前既有方式是对扇出区域13里一层一层的多晶硅层133进行注入，十分耗费时间与制造成本。

发明内容

本发明是有关于一种三维叠层半导体结构及相关的制造方法，利用简单工艺即可降低结构阻值，加快应用元件如三维快闪存储器的读取速度，不但降低制造成本和缩短工艺时间，更使应用元件的整体具有稳定和更快速的操作性能。

根据本发明的一实施例，提出一种三维叠层半导体结构，可应用于一三维快闪存储器的一扇出区域，该结构包括：交错叠层的多层氧化层和多层导电层；至少一接触孔垂直于该多层氧化层和该多层导电层设置，且接触孔延伸至导电层其中之一；形成于接触孔两侧的一绝缘层；和填充于接触孔内并与对应的该导电层连接的一导电物材料；其中，接触孔所对应的该导电层包括一金属硅化物。金属硅化物可以形成于对应的导电层的边缘或全部。一实施例中，对应的导电层除了金属硅化物外更部分地或全面地形成有一导电材料，且导电材料是与导电物材料连接。其中，接触孔所对应的该导电层的导电性高于其他导电层。

根据本发明的一实施例，提出一种三维叠层半导体结构的制造方法，包括：形成交错叠层的多层氧化层和多层导电层；形成至少一接触孔垂直于该多层氧化层和该多层导电层，且该接触孔延伸至该多层导电层其中之一；形成一绝缘层于该接触孔的两侧；和形成一导电物材料于该接触孔内并与对应的该导电层连接；形成一金属硅化物于该接触孔所对应的该导电层的至少一部份，其中，接触孔所对应的该导电层的导电性高于其他导电层。实施例中，金属硅化物可以在形成接触孔及其两侧的绝缘层之前先形成，也可以在形成接触孔及其两侧的绝缘层之后才形成。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1为一三维与非门(NAND)型闪存的局部示意图。

图2为依照本发明实施例的一种三维叠层半导体结构的剖面示意图。

图3A至图3G绘示的是如图2所示的三维叠层半导体结构的制造方法示意图。

图4为依照本发明实施例的另一种三维叠层半导体结构的剖面示意图。

图5为依照本发明实施例的再一种三维叠层半导体结构的剖面示意图。

图6为依照本发明实施例的又一种三维叠层半导体结构的剖面示意图。

【主要元件符号说明】

2：三维叠层半导体结构

11：阵列区域

13：扇出区域

131、231：氧化层

133：多晶硅层

135、235：接触孔

2352：凹形空间

233：导电层

233c：空腔

2331：底部

2333：上部

2335：中央部份

236：绝缘层

2361：主体部

2363：环状绝缘部

238：导电物材料

239、239’、239”：导电材

240、240’：金属硅化物