[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术

在半导体技术领域中，随着半导体制造工艺的迅速发展，半导体器件（芯片）的面积越来越小，同时，在一个半导体芯片上的半导体器件的数量也越来越多。在半导体电路中，半导体器件之间的信号传输需要高密度的金属互连线，在进行金属互连时需要进行接触孔的刻蚀。然而，由于在半导体器件中，栅极（比如金属栅极）与源/漏极之间一般存在高度差，这给接触通孔刻蚀工艺带来了极大的挑战。

在半导体器件的工艺制程中，双大马士革工艺是在局域互连时的一种常用技术手段。所谓双大马士革工艺，就是在介质层上刻蚀出接触通孔并进行金属等材料填充的一种常用技术。目前，半导体业界内在半导体器件的制造过程中常用的一种双大马士革制造工艺是将源极与漏极上的接触通孔（记作第一接触通孔）与栅极上的接触通孔（记作第二接触通孔）分开形成的，具体工艺步骤简要介绍如下：

步骤E1：提供一拟进行局域互连的半导体衬底，该半导体衬底包括栅极、源极、漏极、以及位于源极和漏极上方且位于相邻的栅极之间的层间介电层。一般而言，该半导体衬底是经过栅极（如金属栅）平坦化的半导体衬底，即栅极是暴露的。

步骤E2：对半导体衬底的源区和漏区进行刻蚀并在源极和漏极上方分别形成第一接触通孔的下半部分。该第一接触通孔的下半部分贯穿层间介电层，并位于源极和漏极的上方。

步骤E3：在第一接触通孔的下半部分内填充金属，并进行CMP去除多余的金属。

步骤E4：在半导体衬底上形成一层介质层，该介质层覆盖整个半导体衬底，包括栅极以及第一接触通孔的下半部分。

步骤E5：同时对栅极和源极、漏极位置处进行刻蚀，在介质层上刻蚀出位于栅极上方的第二接触通孔，以及正对源极和漏极的第一接触通孔的上半部分。其中，第一接触通孔的上半部分与在前述步骤E2中形成的第一接触通孔的下半部分位置相对，并且互相贯通，共同构成第一接触通孔。

显然，在步骤E5中，形成第一接触通孔（实际只形成了第一接触通孔的上半部分，位于介质层中的部分）和第二接触通孔，刻蚀的介质层的厚度是一致的。因此，解决了栅极与源/漏极之间存在高度差导致接触通孔刻蚀困难的问题（形成第一接触通孔和第二接触通孔，需要刻蚀的厚度不一致）。

步骤E6：在第二接触通孔以及第一接触通孔的上半部分内填充金属，并进行CMP处理以去除多余的金属。至此，实现了半导体器件的局域互连。

虽然上述现有技术解决了栅极与源/漏极之间存在高度差导致接触孔刻蚀困难的问题。然而，在使用上述现有技术制造半导体器件时，一般会存在如下几个方面的问题：首先，需要进行两次金属CMP工艺，造成工艺比较复杂；其次，在E3步骤中，进行CMP时，由于栅极（比如金属栅极）和第一接触通孔的下半部分中的金属是同时暴露的，因而很容易形成微电池效应，对栅极尤其是金属栅极造成损害，即造成栅极的不良；并且，该工艺对第一接触通孔与第二接触通孔的对准精度，尤其是第一接触通孔的上、下两部分的对准精度要求很高（在刻蚀第一接触通孔的上部分时，需要间隔一层介质层，因此对准比较困难），如果控制不好，很容易造成不良。显然，现有技术存在工艺复杂，以及半导体器件的良率不易控制和保证的问题。

因此，需要提出一种新的半导体器件的制造方法，以在进行局域互连时简化工艺，提高半导体器件的良率。

发明内容

针对现有技术的不足，本发明提供了一种半导体器件的制造方法，该方法包括如下步骤：

步骤S101：提供半导体衬底，所述半导体衬底上形成有第一和第二栅极、源极和漏极，以及位于所述源极和漏极的上方并位于所述栅极之间的第一层间介电层；

步骤S102：在所述半导体衬底上依次形成覆盖所述半导体衬底的蚀刻停止层、第二层间介电层和硬掩膜层；

步骤S103：对所述硬掩膜层进行刻蚀，在所述硬掩膜层上对应要形成第一接触沟槽和第二接触沟槽的位置分别形成开口，其中，所述第一接触沟槽位于所述源极或漏极的上方，所述第二接触沟槽位于所述漏极或源极以及所述栅极的上方；

步骤S104：在所述半导体衬底上形成覆盖所述半导体衬底的第三介电层；

步骤S105：在所述第三介电层上形成接触通孔图案掩膜，对要形成第一接触通孔和第二接触通孔的位置对应的所述第三介电层和所述第二层间介电层进行连续刻蚀，其中，对所述第二层间介电层的刻蚀停止于所述蚀刻停止层的上方，所述第一接触通孔位于所述源极或漏极的上方，所述第二接触通孔位于所述漏极或源极的上方；