[发明专利]RAM存储装置

说明书

提供即使在发生对RAM的访问冲突的情况下，也能够将两个访问作为有效的请求应答的RAM存储装置。包含：选择部，响应控制信号，在以时钟信号决定的一个周期内，将到达2个接口之中的一个的访问向RAM供给；存储部，响应该控制信号，将到达该接口之中的另一个的访问至少存储至该一个周期随后的下一个周期为止。该选择部在该下一个周期之后，将该存储部存储的访问向该RAM供给。

技术领域

本发明涉及控制例如闪速存储器（flash memory）等半导体存储装置的存储器控制装置包含的、响应存储器访问（memory access）而自由写入/读出的RAM存储装置。

背景技术

一直以来，对例如闪速存储器等半导体存储装置进行控制的闪存（flash）控制器等存储器控制装置广为人知（例如专利文献1）。该种技术中，一般而言，为提高来自闪速存储器的读出数据的可靠性，使用ECC（Error Check and Correct：错误检测及纠正）即错误检测/纠正电路。发生数据错误时，通过ECC电路进行数据纠正。此时，错误信息存储于寄存器、RAM，供作为数据的重写（rewrite）即再写入、错误发生的日志（log）信息利用。另外，除此之外，众所周知，例如将该错误信息临时存放于具有存储器控制装置的RAM时，对该RAM的访问等请求信号有时会发生冲突。例如专利文献2中，公开有以对存储器的更新（refresh）请求信号和直接存储器访问（direct memory access）请求信号冲突为前提的动态（dynamic）存储器的冲突电路。

专利文献

专利文献1：日本特开平8-77066号公报；

专利文献2：日本特开平5-74151号公报。

发明内容

然而，作为错误信息的写入目的地，使用单端口（single port）的RAM时，存在对该RAM的错误信息的写入访问和其他的访问冲突时，只能有任意一个访问变得有效的问题。虽说如此，将CPU内的寄存器作为错误信息的写入目的地时，和将RAM作为写入目的地时相比较，存在电路面积变大的问题。例如，需要将闪速存储器的多个页面的地址和错误信息合计存储1K字节的数据时，和使用RAM时相比较，电路面积变大约4倍。

本发明鉴于如上所述的问题点而完成，其目的在于提供即使在对RAM的访问发生冲突的情况下也能够将两个访问作为有效的请求应答的RAM存储装置。

本发明的RAM存储装置，包含各自对含有写入或读出的控制信号及信息数据的访问进行中继的2个接口，以及响应经由所述接口的所述访问，和时钟信号同步进行所述信息数据的写入或读出的RAM，其特征在于，包含：选择部，执行选择供给动作，该选择供给动作是响应所述控制信号，在以所述时钟信号决定的一个周期内，将到达所述接口的一个的所述访问向所述RAM供给；以及存储部，执行存储动作，该存储动作是响应所述控制信号，将到达所述接口的另一个的访问至少存储至所述一个周期随后的下一个周期为止。所述选择部，在所述下一个周期之后，将所述存储部存储的访问向所述RAM供给。

根据本发明的RAM存储装置，即使在对RAM的访问发生冲突的情况下，也能够将两个访问作为有效的请求应答。

附图说明

图1是示出包含本发明的实施例的RAM存储装置（RAM块（block））的闪存控制器、主装置、以及闪速存储器的结构的框图；

图2是示出图1的RAM块的结构例的框图；

图3是示出图1的单端口RAM的写（write）/读（read）时的访问波形的时序图；

图4是示出图1的单端口RAM内存储的数据的一例的图；

图5是示出读请求应答时的图1的闪存控制器的动作的时序图；