[发明专利]在两总线间进行序列位址位元转换的装置

说明书

技术领域

本发明是关于一嵌入式系统，特别是关于一整合多个记忆装置的嵌入式控制模块，从而使一芯片组易于对所述多个记忆装置进行存取。

背景技术

如图1，一般而言，一系统10包含一芯片组101、一嵌入式控制器103、一第一组记忆装置105以及一第二组记忆装置107。所述芯片组101及所述嵌入式控制器103分别对所述第一组记忆装置105及所述第二组记忆装置107进行存取。通常所述第一组及所述第二组记忆装置均为快闪记忆装置。而一快闪记忆装置通常容量为一百万位元组、二百万位元组、四百万位元组或八百万位元组。举例而言，所述芯片组101需要一个五百万位元组的记忆装置而所述嵌入式控制器103需要一个三百万位元组的记忆装置。为满足此一需求，所述第一组记忆装置105可为单独一个八百万位元组的快闪记忆装置或由一个一百万位元组及一个四百万位元组的快闪记忆装置所组合而成；而所述第二组记忆装置107可为单独一个四百万位元组的快闪记忆体或由一个一百万位元组及一个二百万位元组的快闪记忆装置所组合而成。因此，虽然所述芯片组101及所述嵌入式控制器所需的记忆装置容量仅为八百万位元组，实际上却使用了多于八百万位元组织记忆装置，此一状况不仅提高成本，也占用了额外的实体空间。

另一种状况则是，一快闪记忆装置的价格并非正比于其容量；使用一较大的记忆装置反而不如使用两个较小的记忆装置来的节省成本。

因此，必须由一方案使任意组合、分享快闪记忆装置成为可能，从而降低系统的成本。

发明内容

本发明是用以提供一方案使多个快闪记忆装置可轻易组合以降低一系统的总成本或增加使用所述等快闪记忆体的使用效率得以提高。

本发明是公开一用以对记忆装置进行存取的装置，其中对每个记忆装置进行存取均使用序列位址位元，所述装置包括:一第一总线用以传输一第一多个序列位址位元，其中所述第一多个序列位址位元的是用以存取一第一记忆装置；一第二记忆装置；一第三记忆装置；一解码单元，其用以决定所述第一多个序列位址位元所指向的位址是第二记忆装置或第三记忆装置，其中所述第一多个序列位址位元是被转换成一第二多个序列位址位元以对所指向的记忆装置进行存取。在一实施方法中，所述第一记忆装置其容量为八百万位元组；所述第二记忆装置其容量为四百位元组；所述第三记忆装置其容量为四百位元组。

在一实施方法中，一芯片组控制器是被连接至前述装置的所述第一总线，其中所述第一总线包含一第一脉冲、一第一序列输入端、一第一序列输出端及一第一芯片选择端(Chip select)以对所述第一记忆装置进行存取；且上述装置中的解码单元是在一嵌入式控制器中，其中所述嵌入式控制器是被连接至所述第一总线，且分别经由一第二总线及一第三总线连接至所述第二记忆装置及所述第三记忆装置，其中一读/写指令被所述嵌入式控制器中的所述解码单元重导向至所述第二或所述第三记忆装置。

在本发明的一实施方法中，一芯片组控制器是经由一共用总线连接至一多个快闪记忆装置，所述共用总线包含一选择信号用以选择所述多个快闪记忆装置中的每一个；且当所述芯片组控制器将其每一输出端设定为三态(tri-state)以与所述共用总线隔离时，所述嵌入式控制器可经由所述共用总线对所述第一多个记忆装置进行存取。因此，所述嵌入式控制器得轻易对每一快闪记忆装置进行程序化的操作。此外，所述嵌入式控制器亦可另外单独连接至一第二多个快闪记忆装置。

在本发明的一实施方法中，一系统包含一芯片组、一嵌入式控制器、一第一记忆装置以及一第二记忆装置。所述芯片组连接至所述嵌入式控制器。而所述第一及所述第二记忆装置亦连接至所述嵌入式控制器。所述嵌入式控制器对所述二个记忆装置进行重分配，使所述第一记忆装置的全部及所述第二记忆装置的一部分可被所述芯片组所存取，而所述第二记忆装置的其他部分则被分配给所述嵌入式记忆装置。

从以下对某些具体实施例的解说及其相应的图示，将可轻易了解本发明其他目标、技术内容、技术特征及优点。

附图说明

图1是一通用系统的架构图；

图2是用以说明本发明中的一嵌入式控制器如何动作；

图3是用以描述如何应用本发明进行一读/写操作；

图4A～图4C是本发明的一较佳实施例；

图5A及图5B是用以描述一第一种位址位元重分配的方法及其流程；以及

图6A及图6B是用以描述一第二种位址位元重分配的方法及其流程。

附图标记说明：

10-周长线长模型的线长估计结果。

具体实施方式