[发明专利]一种半导体结构及其制造方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制造方法。

背景技术

EEPROM（电可擦写可编程只读存储器）是可用户更改的只读存储器（ROM），其可通过高于普通电压的作用来擦除和重编程（重写）。不像EPROM芯片，EEPROM不需从计算机中取出即可修改。在一个EEPROM中，当计算机在使用的时候是可频繁地重编程的，因此EEPROM的应用越来越广泛。

EEPROM采用双层栅(二层多晶硅)结构，即在常规的MOS管的硅栅下面又增加一层多晶硅栅，这层硅栅不和外界相连，完全被绝缘层材料（比如二氧化硅，氮化硅等）和周围隔离，这层硅栅就叫浮栅。浮栅中的电荷可以通过载流子（一般是电子）进出浮栅来改变，在控制栅加电压，衬底中的电子在电压的作用下经过氧化层转移到浮栅中。浮栅中电荷数量将影响MOS管的阈值电压，比如浮栅中有电子的注入时，对于n型MOS管来说，阈值电压被提升。不同的阈值电压对应于不同的存储状态。随着现代技术的发展，人们对存储器容量的要求越来越高，所以存储器密度越来越大，相应的存储单元间的距离就变得越来越小。当此距离小到一定程度时，相邻存储单元间的电容耦合作用的问题就变得突出出来，它会造成相邻存储单元间的阈值电压不稳定或不确定，这严重限制了存储密度的进一步提升，所以亟需找到一个办法来解决这个问题。

随着现代技术的发展，人们对存储器容量的要求越来越高，所以存储器密度越来越大，相应的存储单元间的距离就变得越来越小。当此距离小到一定程度时，相邻存储单元间的电容耦合作用的问题就变得突出出来，这严重限制了存储密度的进一步提升，所以亟需找到一个办法来解决这个问题。

发明内容

本发明提供了一种可以解决上述问题的半导体结构及其制造方法。

根据本发明的一个方面，提供了一种半导体结构的制造方法，该方法包括以下步骤：

a)提供衬底(100)，所述衬底（100）包括第一方向和第二方向；

b)在所述衬底(100)上形成栅堆叠，所述栅堆叠依次包括第一绝缘层（110）和浮栅；

c)在所述第一方向对浮栅进行刻蚀，使得所述浮栅的侧壁在第一方向上形成至少两个凹陷；

d)在浮栅上淀积形成第二绝缘层（170）和控制栅（180），所述第二绝缘层（170）和控制栅（180）在第一方向覆盖所述浮栅的侧面；

e)在第二方向上对所述浮栅进行刻蚀，使得所述浮栅的侧壁在第二方向形成至少两个凹陷；

f)在堆叠栅两侧形成源/漏区(310)。

根据本发明的另一个方面，还提供了一种半导体结构，包括：

衬底(100)，所述衬底（100）包括第一方向和第二方向；

栅堆叠，位于所述衬底(100)之上，所述栅堆叠由第一绝缘层（110）和浮栅、第二绝缘层（170）和控制栅（180）从下往上依次堆叠而成；

所述浮栅侧面在所述第一方向和第二方向上分别具有两个以上的凹陷；

源/漏区(310)，位于所述栅堆叠在第二方向两侧的衬底(100)中。

与现有技术相比，本发明在位线方向将浮栅侧壁刻蚀成两个以上的凹陷形状，可以降低单元间的电容耦合，而在字线方向通过用第二绝缘层和控制栅包裹住侧面凸凹形状的浮栅可以加强控制栅和浮栅之间的电容耦合。通过以上方法，可以有效的降低相邻存储单元之间的寄生耦合效应，有利于进一步减小存储单元间距离以及增加电路集成规模。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。

图1为根据本发明的实施例的半导体结构制造方法的流程图；

图2为至图19为按照图1所示流程制造半导体结构的各个阶段的示意图；

其中，图2、图3、图6、图7、图8、图10、图11、图12、图13、图14为字线方向截取的剖面示意图；

图16、图17、图18为位线方向截取的剖面示意图；

图4、图5、图9、图14、图15为俯视图。

具体实施方式

下面详细描述本发明的实施例。