[发明专利]时分多路复用多端口存储器

说明书

本申请要求2011年10月28日提交的美国专利申请No.13/284,721的优先权，其通过引用以其整体合并到此。

背景技术

集成电路（例如可编程集成电路）常常包含静态随机存储器（SRAM）单元形式的易失性存储器元件。易失性存储器元件（例如SRAM单元）通常是基于交叉耦合的反相器（即，锁存器）。存储器元件按阵列布置。在通常的阵列中，数据线用来将数据写入存储器元件并且从存储器元件读出数据。地址线用来选择哪一些存储器元件正在被访问。

一些应用要求存储器元件具有双端口能力（即，存储器元件包括两个端口，每个端口用来执行读或写操作）。为支持双端口操作，存储器元件通常以八晶体管的配置形成。例如，常规的双端口存储器元件包括两个交叉耦合的反相器以及第一和第二对存取晶体管。第一对存取晶体管与交叉耦合的反相器耦合，以作为第一读/写端口，而第二对存取晶体管与交叉耦合的反相器耦合，以作为第二读/写端口。然而，以这种方式布置的常规八晶体管（8T）双端口存储器单元会占据常规六晶体管（6T）单端口存储器单元两倍的面积。

为了努力降低双端口存储器电路的面积，已经开发出允许用6T存储器元件提供同步双端口的功能的技术（例如，使用单个时钟控制两个端口）。例如，双时钟技术包括在高时钟相位期间访问存储器元件（以满足与第一端口关联的请求）并且在低时钟相位期间访问存储器元件（以满足与第二端口关联的请求）。然而，双时钟化存储器访问限制了存储器性能且不能用于支持异步双端口操作（即，涉及使用两个分离的具有不同时钟频率和/或相位的时钟信号以控制两个端口的操作）。

发明内容

提供了一种具有存储器元件电路的集成电路。存储器元件包括布置为阵列的单端口存储器元件。存储器元件可以被配置为与提供多端口存储器功能的外围存储器控制电路接口连接。

存储器电路可以包括控制电路（有时称为排序电路），其被配置为接收来自同步端口和异步端口的存储器访问请求。可以利用同步端口时钟控制与同步端口关联的请求，而可以利用异步端口时钟控制与异步端口关联的请求。第一与第二时钟信号可以呈现出不同的时钟频率/相位。到达同步端口的存储器访问请求一被接收，就可以被履行，而到达异步端口的存储器访问请求利用先进先出电路（FIFO）缓冲并且利用亚稳态同步器同步到内部存储器时钟。

例如，响应于检测到同步端口时钟的上升沿，如果FIFO不为空，则控制电路可以采样来自FIFO的现存未决的异步端口请求（例如，同步器可以用于锁存未决的异步端口请求）。如果此时同步访问需要被服务，则控制电路将引导存储器电路立即履行此请求。

在同步访问的完成之后，可以从FIFO中删除采样的异步端口请求，因为它已经使用同步器锁存。接着，控制电路继续处理当前被同步器锁存的采样的异步端口请求，并在当前同步时钟周期的剩余部分履行任何额外的未决或随后到达的异步端口请求。如果在异步请求完成时FIFO为空，则控制电路将延缓随后到达的异步请求，直到同步端口时钟的下一个时钟周期。

除上述的半同步排序电路外，存储器电路还包括仲裁电路，其被配置为接收从同步和异步端口的存储器访问请求，并且处理执行与同步和异步端口关联的存储器访问请求的顺序。例如，仲裁电路可以操作在异步模式（即，利用具有不同频率和/或相位的第一和第二时钟信号控制来自同步和异步端口的请求的模式）。在异步模式中，仲裁电路一接收到存储器访问请求就执行。例如，如果仲裁电路在同步端口检测到给定的存储器请求，则仲裁电路将引导控制电路执行给定的存储器请求。如果在已经履行给定的存储器请求之前在异步端口接收到第二存储器请求，则第二存储器请求将被保持直到给定的存储器请求已经完成。当仲裁电路检测到给定的存储器请求已经履行时，它将引导控制电路执行第二存储器请求。

从附图和下文详述中，本发明其他特征、其本质和各种优势将变得更明显。

附图说明

图1是说明性的具有仲裁电路的多端口存储器电路的图示。

图2和图3描述图1中多端口存储器电路操作的时序图。

图4是依据本发明实施例的说明性的半同步多端口存储器电路的图示。

图5是依据本发明实施例的说明性的存储器元件的图示。

图6和图7是描述依据本发明实施例的图4所示类型的半同步多端口存储器电路的操作的时序图。

图8是依据本发明实施例的利用图4所示类型的多端口存储器电路完成存储器访问请求所包括的步骤的流程图。

具体实施方式