[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种降低栅极电阻的方法。

背景技术

在金属-氧化物-半导体制造工艺中，自对准金属硅化物的形成用于降低CMOS器件的栅极电阻，进而提升器件的运行速度。

现有的自对准金属硅化物的形成工艺包括如下步骤：首先，提供半导体衬底，在所述半导体衬底中形成隔离结构和各种阱结构；接着，在所述半导体衬底上形成栅极结构、栅极结构两侧的侧壁结构以及以所述侧壁结构为掩膜，在所述侧壁结构两侧的半导体衬底中形成源/漏区；最后，在所述源/漏区上以及所述栅极结构的顶部形成自对准金属硅化物。

随着半导体器件尺寸的不断缩小，半导体器件的栅极的尺寸也随之不断缩减，最为显著的变化是栅极的长度的缩减，从而导致栅极电阻（诸如栅极薄层电阻）的增大，造成器件性能的下降。与此同时，在不增加栅极长度的前提下增大栅极的表面积可以有效地降低栅极的薄层电阻。

因此，需要提出一种改变半导体器件栅极的表面形状的方法来增大栅极的表面积，进而降低栅极电阻。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上依次形成栅极介电层、栅极材料层和硬掩膜层；蚀刻所述硬掩膜层，并以经过所述蚀刻的硬掩膜层为掩膜，部分回蚀刻所述栅极材料层；在所述硬掩膜层的两侧形成第一侧壁；以所述第一侧壁为掩膜，蚀刻所述栅极材料层和栅极介电层，在所述半导体衬底上形成栅极结构；在所述栅极结构的两侧形成第二侧壁；去除所述硬掩膜层和所述第一侧壁，在所述栅极结构顶部的两侧形成凹槽；形成自对准金属硅化物。

进一步，所述栅极介电层的构成材料包括氧化物。

进一步，所述栅极材料层的构成材料包括多晶硅。

进一步，所述硬掩膜层的构成材料包括氧化物、氮化物、氮氧化物、无定形碳、硼氮或者以上材料的任意组合。

进一步，所述硬掩膜层的蚀刻过程包括以下步骤：在所述硬掩膜层上形成图案化的光刻胶层；采用干法蚀刻工艺去除未被所述光刻胶层遮蔽的硬掩膜层；采用灰化工艺去除所述光刻胶层。

进一步，所述部分回蚀刻过程结束之后，所述硬掩膜层的厚度大于100埃。

进一步，所述部分回蚀刻过程去除的栅极材料层的厚度为50-500埃。

进一步，所述第一侧壁的构成材料包括氧化物、氮化物、氮氧化物、无定形碳、硼氮或者以上材料的任意组合。

进一步，所述第二侧壁的构成材料包括氧化物、氮化物、氮氧化物、无定形碳、硼氮或者以上材料的任意组合。

进一步，所述第二侧壁的高度大于或小于所述栅极结构的高度。

进一步，所述栅极结构由依次层叠的所述栅极介电层和所述栅极材料层构成。

进一步，在所述硬掩膜层和所述第一侧壁的去除过程之前或者之后，还包括执行一离子注入的步骤，以在所述第二侧壁两侧的半导体衬底中形成源区和漏区。

进一步，采用自对准硅化物阻挡层工艺形成所述自对准金属硅化物。

根据本发明，通过在所述栅极结构顶部的两侧形成凹槽来增大所述栅极结构的表面积，进而降低栅极电阻。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1G为本发明提出的降低栅极电阻的方法的各步骤的示意性剖面图；

图2为本发明提出的降低栅极电阻的方法的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的降低栅极电阻的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

下面，参照图1A-图1G和图2来描述本发明提出的降低栅极电阻的方法的详细步骤。