[发明专利]占空比调整电路及其方法

说明书

技术领域

本发明是关于50%占空比（duty cycle）的时脉信号的产生技术，特别是关于占空比调整电路及其方法。

背景技术

在很多高速高性能的应用中，都会需要提供50%占空比（duty cycle）的时脉信号供系统使用。举例来说，在双存取同步动态随机存取存储器（double data rate synchronous dynamic random-access memory；DDR SDRAM）系统中，会同时使用时脉信号的上升缘和下降缘进行数据处理，以达到在同等时脉频率下，数据传输率增加一倍的目的。在这种应用下，必须要求时脉信号具有准确的50%占空比，否则就会减小数据处理时的时序空余（timing margin），进而降低数据传输率。

一般的调整电路是使用二延迟链（delay chain）来分别调整时脉信号的上升缘和下降缘的延迟，以使其具有50%占空比。但这种调整方式难以提供较大的调节范围（例如：时脉信号的时脉周期的10%以上）。虽然此种调整方式可具有较高的调整精度（例如：1ps/step），但也因而限制调整电路的使用范围和输出精度。

也就是说，在此种调整方法中，完全是使用延迟链来进行延时（delay）调整，因此调整电路需要有大于正/负10%之时脉周期的调整能力，也就是说，延迟链的延时调整范围需要大于时脉周期的20%。以DDR SDRAM系统为例，为满足需求，延迟链的延时调整范围大约在数百ps（picosecond；皮秒）左右。由于延迟链本身具有一定比例的固定延时，因此在满足调整范围要求的同时，还会额外加入一部分的固定延时。举例而言，假设延迟链的调整范围是600ps到1ns（nanosecond；奈秒），在延迟链进行400ps可变延时的同时，延迟链本身还加入了600ps的固定延时。然而，在很多应用中通常不希望有过大的额外延时产生。另外，由于延迟链本身受外界因素（例如：温度、电压、工艺漂移等）的影响很大，延时变化可能会有2到3倍以上，因此为了在所有情况下都满足调整范围的要求，延迟链的最大延时通常会需要过度设计（over-design）到要求调整范围的2倍以上。如此一来，更使得调整电路的额外延时的问题更加严重，并且也增加调整电路的面积和功耗。另一方面，为了有更高的调整精度，延迟链的调整解析度（tuning resolution）需要设到很小，例如：1ps/step（每步延迟1皮秒）。在这种大调整范围和高调整精度的情况下，延迟链中会需要大量的单位延迟单元（delay cell），使得调整电路的复杂度大为增加，并且寄生效应的影响也更难控制，进而增加调整电路的面积和功耗。

发明内容

在一些实施例中，一种占空比调整电路包括多个内插电路、一边缘检测电路及一延迟链。

各个内插电路接收多个相位时脉，并且以此些相位时脉中之二内插出一内插时脉。其中，此多个相位时脉具有相同频率但不同相位。边缘检测电路电性连接延迟链，并且根据各个内插时脉的边缘产生输出时脉。

在一些实施例中，一种占空比调整方法包括利用相位内插法基于多相位之时脉信号提供二内插时脉、以此二内插时脉分别控制输出时脉的上升缘及下降缘以及输出控制后的输出时脉。

综上所述，根据本发明的占空比调整电路及其方法，是利用相位内插法进行占空比的粗调并利用延迟链进行占空比的微调，藉以得到50%占空比的输出时脉。在一些实施例中，通过相位内插法的粗调可降低微调的调整范围，因而相对降低延迟链所需的单位。在一些实施例中，由于使用稳定性较高的内插电路来降低延迟链的规模，因而可相对降低调整电路的复杂度、面积和功耗。

附图说明

图1是根据本发明第一实施例的占空比调整电路的示意图。

图2是图1中边缘检测电路的相关信号的时序图。

图3是图1中内插电路的相关信号的时序图。

图4是一实施例的延迟链的示意图。

图5是另一实施例的延迟链的示意图。

图6是根据本发明第二实施例的占空比调整电路的示意图。

图7是根据本发明第三实施例的占空比调整电路的示意图。

其中，附图标记说明如下：

100占空比调整电路

110第一内插电路

112第一选择单元

114第一相位内插器

130第二内插电路

132第二选择单元

134第二相位内插器。

150边缘检测电路

152第一逻辑电路

1521与门