[发明专利]基于多层闪存单元的存储装置及存储方法

说明书

技术领域

本发明涉及存储技术领域，尤其涉及一种基于多层闪存单元的存储装置及存储方法。

背景技术

目前NAND Flash主要有三种类型，分别是单层单元(Single-Level Cell，简称SLC)、多层单元(Multi-Level Cell，简称MLC)和三层单元(Triple-LevelCell，简称TLC)。其中SLC能够存储1bit/cell，特点是存储速度快、寿命长(约10万次擦写)，但可存储空间小且价格超贵；TLC能够存储3bit/cell，其特点是存储空间大、价格便宜，但存储速度慢且寿命短(仅可擦写500-3000次)；MLC能够存储2bit/cell，其存储空间、价格、存储速度和寿命(约1万次擦写)等特点均介于SLC与TLC之间，性价比相对较高。

对于SLC闪存，每个单元中仅包含一个比特，SLC编程时，该比特位的值只能在“0”和“1”两种状态之间转换。对于MLC闪存，每个单元中包含一个最低有效位(Least Significant Bit，简称LSB)和一个最高有效位(Most SignificantBit，简称MSB)，每个MLC单元的编程过程如图1所示。设MLC中每个比特在被擦除状态下置“1”，那么MLC在擦除状态E时，MSB与LSB均被置“1”。在对LSB编程时，如果LSB被置“1”，那么说明LSB保持在擦除状态；如果LSB被置“0”，那么MLC从状态E转化到状态D1。在对MSB编程时，如果MSB被置“1”，说明MSB在擦除状态E或者状态D1(取决于LSB的值)；如果MSB被置“0”，则分两种情况考虑，一种情况是编程的初始状态为E，则状态转换为D3，另一种情况是编程的初始状态为D1，则状态转换为D2。

由于MLC闪存下有E、D1、D2和D3四种编程状态，并且不是任意两种状态都可以相互直接转换，因此相对于SLC编程需要花费更多时间。通常SLC单元的编程时间约为200us，而MLC单元的编程时间约为800us。另外，观察图1的MLC编程过程发现，LSB的编程与SLC相似，所花费时间相近。

综上可知，现有的闪存存储装置，在实际使用上显然存在不便与缺陷，所以有必要加以改进。

发明内容

针对上述的缺陷，本发明的目的在于提供一种基于多层闪存单元的存储装置及存储方法。

为了实现上述目的，本发明提供一种基于多层闪存单元的存储装置，包括闪存控制器以及由多层闪存单元组成的存储区，所述存储区包括第一逻辑分区和第二逻辑分区，所述第一逻辑分区用于存储数据，所述闪存控制器和所述第一逻辑分区进行数据传输时，所述第二逻辑分区作所述闪存控制器和第一逻辑分区之间的高速缓冲存储器。

根据本发明的存储装置，所述第一逻辑分区的容量大于第二逻辑分区的容量。

根据本发明的存储装置，所述第一逻辑分区的闪存阵列可同时对多层闪存单元中的最高有效位和最低有效位编程，所述第二逻辑分区的闪存阵列只能对所述多层闪存单元中的最低有效位编程。

根据本发明的存储装置，所述存储装置为固态硬盘。

本发明还相应的提供一种通过上述装置实现的存储方法，所述方法包括：

将所述存储区分为第一逻辑分区和第二逻辑分区，所述第一逻辑分区用于存储数据；

所述闪存控制器和所述第一逻辑分区进行数据传输时，所述第二逻辑分区作所述闪存控制器和第一逻辑分区之间的高速缓冲存储器。

根据本发明的存储方法，所述第一逻辑分区的容量大于第二逻辑分区的容量。

根据本发明的存储方法，所述第一逻辑分区的闪存阵列可同时对多层闪存单元中的最高有效位和最低有效位编程，所述第二逻辑分区的闪存阵列只能对所述多层闪存单元中的最低有效位编程。

本发明通过将存储装置的多层单元存储区划分为两个逻辑分区，第一逻辑分区和第二逻辑分区，将第一逻辑分区作为用于存储数据的主存储区，第二逻辑分区作为高速缓冲存储器，第一逻辑分区和外部的闪存控制器进行数据传输时，第二逻辑分区对数据进行缓冲，借此大大提高数据的传输速度。

附图说明

图1是现有技术的闪存单元的编程示意图；

图2是本发明的存储装置的结构示意图；

图3是本发明的存储方法的流程图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。