[发明专利]具有接地屏蔽结构的半导体器件

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种具有接地屏蔽结构的半导体器件。

背景技术

在现有的集成电路，例如CMOS射频集成电路中，电感是一种重要的电学器件，其性能参数直接影响了集成电路的性能。现有技术中，集成电路中的电感大多采用平面电感，例如平面螺旋电感。所述平面电感为金属导线在衬底或介质层表面绕制而成，相对于传统的绕线电感，平面电感具有成本低、易于集成、噪声小和功耗低的优点，更重要的是能与现今的集成电路工艺兼容。电感的品质因素Q为存储于电感中的能量和每一个振荡周期损耗能量的比值，因此电感的品质因素Q越高，电感器的效率就越高，性能越好。现有的平面电感品质因数Q过低，使得电感性能不良，从而影响集成电路的性能。并且在标准CMOS工艺中，由于组成螺旋电感的金属连线电阻较高，高频硅基衬底的损耗较大，使得硅基螺旋电感的品质因素普遍不高。

一方面，电感产生的电场在衬底的对应部分感应出极性相反的电荷。电感的不同部位之间存在交流电压差，导致对应衬底之间也存在交流电压差，而衬底是半导体，有压差必然有电流，称为电容耦合衬底电流。这一电流会引起欧姆损耗。

另一方面，平面螺旋和垂直叠层结构电感与集成电路互连结构相兼容，但是采用这样结构的电感磁场就会垂直地穿过衬底。根据楞次定律，交变的电感磁场会在衬底产生交变的涡流。涡流会将磁能转换来的电能以焦热的形式散发掉。涡流流动方向与电感中电流流动方向相反，使得涡流产生的磁场方向与电感产生的磁场方向相反，降低了电感值。

标准的CMOS的衬底是半导体，在高频的时候，衬底的损耗是电感损耗的主要原因。现有技术中采用接地屏蔽结构来减少电感的衬底损耗。

请参考图1，为现有的屏蔽结构的俯视图。所述接地屏蔽结构包括接地环10和位于接地环内部的图形化结构20。所述图形化结构20的材料为半导体材料，所述图形化结构20的电阻低于衬底电阻，电感的电场线就会终止在屏蔽层表面，不会进一步进入衬底，从而避免在衬底内形成电流，降低了衬底的电能损耗。但是所述图形化结构在高频情况下会形成较大的耦合电容，并且所述屏蔽结构中间区域连接面积较大，会产生较大的涡流损耗，使得电感的Q值下降。

更多接地屏蔽结构请参考公开号为US20090250262A1的美国专利文件。

发明内容

本发明解决的问题是提供一种具有接地屏蔽结构的半导体器件及其形成方法。利用所述接地屏蔽结构可以有效减少电感的衬底损耗并且提高电感的品质因素Q。

为解决上述问题，本发明的技术方案提出了一种具有接地屏蔽结构的半导体器件，包括：衬底；位于衬底表面的接地环；位于衬底表面、被接地环包围的接地屏蔽结构，其中，所述接地屏蔽结构包括：多个同轴的导电环及沿导电环的半径方向贯穿多个导电环的金属线，且金属线与接地环电连接；位于所述接地屏蔽结构和电子器件之间的；位于绝缘层上的电子器件。

优选的，所述接地屏蔽结构为单一覆层结构或者多层堆叠结构。

优选的，当所述接地屏蔽结构为单一覆层结构时，所述导电环为形成在衬底表面有源区层的有源区环、形成在衬底表面多晶硅层的多晶硅环或形成在衬底表面金属层的金属环。

优选的，当所述接地屏蔽结构为多层堆叠结构时，所述接地屏蔽结构包括：形成在衬底表面有源区层的有源区环和形成在有源区层表面的多晶硅层的多晶硅环。

优选的，当所述接地屏蔽结构为多层堆叠结构时，所述接地屏蔽结构包括：形成在衬底表面有源区层的有源区环和形成在有源区层表面的金属层的金属环。

优选的，当所述接地屏蔽结构为多层堆叠结构时，所述接地屏蔽结构包括：形成在衬底表面的多晶硅层的多晶硅环和形成在多晶硅层表面的金属层的金属环。

优选的，当所述接地屏蔽结构为多层堆叠结构时，所述接地屏蔽结构包括：形成在衬底表面的有源区层的有源区环、形成在有源区层上方的多晶硅层的多晶硅环和形成在多晶硅层表面的金属层的金属环。

优选的，其特征在于，所述金属环为一层或多层堆叠结构。

优选的，金属线贯穿单一覆层的导电环与接地环连接或金属线贯穿多层堆叠结构的最上层导电环与接地环连接。

优选的，所述导电环具有1~2个开口。

优选的，所述有源区环的材料为硅、锗、砷化镓或锗硅，所述金属环材料为铜或铝。

优选的，所述有源区环表面具有金属硅化物层。

优选的，所述接地屏蔽结构的单一覆层内或多层堆叠结构的每一层内具有2~100个同轴的导电环。