[发明专利]半导体封装件及其制法

说明书

技术领域

本发明涉及一种半导体封装件，尤指一种具硅穿孔的半导体封装件及其制法。

背景技术

在现行的覆晶技术因具有缩小芯片封装面积及缩短信号传输路径等优点，目前已经广泛应用于芯片封装领域，例如，芯片尺寸构装(Chip Scale Package,CSP)、芯片直接贴附封装(Direct Chip Attached,DCA)以及多芯片模块封装(Multi-Chip Module,MCM)等型态的封装模块，均可利用覆晶技术而达到封装的目的。

于覆晶封装工艺中，因芯片与封装基板的热膨胀系数的差异甚大，所以芯片外围的凸块无法与封装基板上对应的接点形成良好的接合，使得凸块易自封装基板上剥离。另一方面，随着集成电路的积集度的增加，因芯片与封装基板之间的热膨胀系数不匹配(mismatch)，其所产生的热应力(thermal stress)与翘曲(warpage)的现象也日渐严重，其结果将导致芯片与封装基板之间的可靠度(reliability)下降，并造成信赖性测试失败。

为了解决上述问题，遂发展出以半导体基材作为中介结构的工艺，通过于一封装基板与一半导体芯片之间增设一硅中介板（Silicon interposer）。因该硅中介板与该半导体芯片的材质接近，所以可有效避免热膨胀系数不匹配所产生的问题。

图1A至图1C为现有半导体封装件1的制法。

如图1A所示，于一整片硅中介板10中形成多个导电硅穿孔（Through-silicon via,TSV）100，再于该硅中介板10的上侧形成线路重布结构（图略），以将半导体芯片11接置于该硅中介板10的上侧，且借由导电凸块110电性连接该导电硅穿孔100。

如图1B所示，形成封装胶体12于该硅中介板10上以包覆该半导体芯片11，以形成多个封装体1a。

如图1C所示，于该硅中介板10的下侧依需求形成线路重布结构（Redistribution layer,RDL）13，再进行切单工艺，以将单一封装体1a借由多个导电凸块14接置且电性连接于该封装基板15。

但是，现有半导体封装件1的制法中，该硅中介板10形成该导电硅穿孔100的制作成本极高，且该硅中介板10的每一硅中介板单元10’因工艺良率之故，往往存在有良好者与不良者。所以当半导体晶圆切割成半导体芯片11（该半导体芯片11的制造成本也高）后，再经电性量测后，可选择好的半导体芯片11接置于该硅中介板10上所对应的硅中介板单元10'上。因此，好的半导体芯片11可能会接置于不良的硅中介板单元10'上，导致于后续测试封装体1a后，需将好的半导体芯片11与供其接置的不良硅中介板单元10'一并报废，而令制造该硅中介板10模块的成本无法降低。

此外，若于形成该封装胶体12之前即已发现不良的硅中介板单元10'，而不放置好的半导体芯片11于不良的硅中介板单元10'上，则该硅中介板10上将出现空位，致将无法控制该封装胶体12的胶量，且因空位的位置并非可预期，将无法借由程控该封装胶体12的流动路径，也就是该封装胶体12的流动路径不一致，遂令无法均匀覆盖该半导体芯片11。

再者，将半导体芯片11置放于未经切割的一整片硅中介板10上，该半导体芯片11的尺寸面积会受到限制，也就是该半导体芯片11的尺寸面积需小于该硅中介板单元10'的尺寸面积，所以该半导体芯片11的电极（即结合导电凸块110处）的数量无法增加，导致该硅中介板单元10'的模块功能及效率等受到限制。

因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的种种缺陷，本发明的主要目的在于提供一种半导体封装件及其制法，可避免于封装后半导体组件与不良的中介板一并报废。

本发明的半导体封装件，其包括：中介板，其具有相对的第一表面与第二表面及连接该第一与第二表面的侧面，并具有连通该第一与第二表面的多个导电穿孔，该导电穿孔具有相对的第一端面与第二端面，且该导电穿孔的第一端面外露于该第一表面；半导体组件，其设于该中介板的第一表面上；以及封装胶体，其嵌埋该中介板与半导体组件，且形成于该中介板的侧面上。