[发明专利]双栅极捆扎的VDMOS器件

说明书

背景技术

在功率应用设备中，使用诸如垂直扩散金属氧化物半导体(VDMOS)器件之类的功率金属氧化物半导体场效应晶体管(MOSFET)器件，这是因为它们通过双极-CMOS-DMOS(BCD)工艺补足了双极器件和互补金属氧化物半导体CMOS器件。例如，VDMOS器件可以被用于电源、降压变换器以及低压电机控制器中，以提供功率应用功能性。

器件的导通电阻(“R_ON”)、最大击穿电压(“BV_DSS”)和总电容是VDMOS设计的重要特性。这些特性是VDMOS器件的重要操作参数，它们决定了这些器件的应用。导通电阻通常取决于器件的设计和布局、工艺条件、温度、漂移区域长度、漂移区域的掺杂浓度以及用于制造器件的各种材料。击穿电压被定义为在不会引起电流呈指数增加的情况下可施加到晶体管的漏极的最大反向电压。而且，器件中的各种寄生电容会导致操作频率下降。

发明内容

描述了诸如VDMOS器件之类的半导体器件，所述半导体器件包括捆扎双栅极结构(strapped dual-gate configuration)，以降低器件的栅极-漏极电容(C_gd)。在一个或多个实施方式中，半导体器件包括具有第一表面和第二表面的半导体衬底。所述半导体衬底包括贴近第一表面形成的第一体区域和第二体区域。每一体区域包括形成在其中的源极区域。半导体衬底进一步包括贴近第二表面形成的漏极区域和被配置成用作漏极区域与源极区域之间的漂移区域的外延区域。在半导体衬底的第一表面上方形成双栅极。双栅极包括第一栅极区域和第二栅极区域，所述第一栅极区域和所述第二栅极区域在所述第一栅极区域与所述第二栅极区域之间限定了间隙，以减小栅极-漏极电容。可以在第一栅极区域和第二栅极区域上方形成导电层，以降低双栅极的有效电阻。

提供本发明内容来以简化的形式引入选择的概念，在下文的具体实施方式中将对选择的概念进行进一步的描述。本发明内容并不是要确定所要求保护的主题的关键特征或必要特征，也不是要用于帮助确定所要求保护的主题的范围。

附图说明

参考附图来描述具体实施方式。说明书和附图中的不同示例中使用的相同附图标记可以表示类似或相同的部件。

图1A是说明了根据本公开的一个示例性实施方式的VDMOS器件的实施方式的图解局部横截面图。

图1B是说明了根据本公开的另一示例性实施方式的VDMOS器件的另一实施方式的图解局部横截面图，其中VDMOS器件包括JFET扩散区域。

图1C是说明了能够用于本公开描述的VDMOS器件的示例性六边形布局结构的图解局部平移视图(pan view)。

图2是说明了用于制造诸如图1A和图1B所示的VDMOS器件之类的器件的工艺的一个示例性实施方式的流程图。

图3A至图3E是说明了根据图2所示的工艺制造诸如图1A和图1B所示的VDMOS器件之类的器件的图解局部横截面图。

具体实施方式

概述

诸如降压变换器之类的功率设备典型地要求输出器件具有低电阻(例如，R_ON)和低栅极电容值，从而允许增加操作频率。因此，器件电容越低，则允许实现的操作和执行效率就越高。

因此，描述形成半导体器件，尤其是VDMOS器件的技术，该半导体器件包括双栅极，以减小器件的栅极-漏极电容(C_gd)。在一个或多个实施方式中，半导体器件包括具有第一表面和第二表面的衬底。该衬底包括贴近第一表面形成的第一体区域和第二体区域。每一体区域包括形成在其中的源极区域。该衬底进一步包括贴近第二表面形成的漏极区域和被配置成用作漏极区域与源极区域之间的漂移区域的外延区域。在一个实施方式中，外延区域包括结型场效应晶体管(JFET)扩散区域，以减小器件的有效沟道长度。双栅极形成在衬底的第一表面的上方。双栅极包括第一栅极区域和第二栅极区域，所述第一栅极区域和所述第二栅极区域在所述第一栅极区域与所述第二栅极区域之间限定了间隙，以减小栅极-漏极电容。可以在第一栅极区域和第二栅极区域上方形成导电层，以降低双栅极的有效电阻。器件还可以包括一个或多个下源极区域，其可以减小双栅极的有效栅极长度。

在以下讨论中，首先描述一个示例性半导体器件。然后描述用于制造该示例性半导体器件的示例性流程。

示例性实施方式