[发明专利]后栅工艺中器件隔离方法

说明书

技术领域

本发明涉及一种半导体器件制造方法，特别是涉及一种后栅工艺中器件隔离方法。

背景技术

随高K/金属栅工程在45纳米技术节点上的成功应用，使其成为亚30纳米以下技术节点不可缺少的关键模块化工程。目前只有坚持高K/后金属栅(HK/MG gate last)路线的英特尔公司在45纳米和32纳米量产上取得了成功。近年来紧随IBM产业联盟的三星、台积电、英飞凌等业界巨头也将之前开发的重点由高K/先金属栅(gate first)转向gate last工程。

通常HK/MG Gate Last工艺中，栅极堆叠(Gate Stack)电极采用的是Al材料。但是最近，W作为另外一种Gate Stack电极材料，成为国际半导体界研究的热点。

以W作为Gate Stack电极材料的HMMG Gate Last基本流程如下：

1.假多晶硅栅极(Dummy Poly Gate)去除后，依次生长衬垫层(IL，材质例如为SiO₂);淀积High K材料，如HfO₂;淀积Metal Gate，如TiN、TiAl;最后淀积W。

2.采用CMP方式将W、TiAl、HfO₂磨平，停在Si₃N₄上。

但是，由于W在TiN和TaN等盖层(Cap Layer)上的粘附性不好，造成在CMP的过程中，Gate Stack内的W经常被带出来，造成Gate Stack上的W部分或者全部被去除，这是我们不愿意看到的问题。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种新的后栅工艺中器件隔离方法，成功进行器件之间隔离之外还同时避免了金属栅极在平坦化过程中发生的剥离问题。

为此，本发明提供了一种后栅工艺中器件隔离方法，包括：在栅极沟槽中以及层间介质层上形成栅极堆叠层;在对应于栅极沟槽处的栅极堆叠层上方形成掩模图案;以掩模图案为掩模，刻蚀栅极堆叠层直至暴露层间介质层的上表面，形成栅极堆叠结构;在层间介质层以及栅极堆叠结构上形成第二层间介质层，刻蚀第二层间介质层形成多个接触孔，暴露栅极堆叠结构。

其中，栅极堆叠层包括栅极介质层、栅极功函数调节层、以及栅极电阻调节层。

其中，栅极介质层为高k材料，栅极功函数调节层包括TiN、TaN、TiAl，栅极电阻调节层包括W、Ti、Ta、Mo、Cu、Al及其组合。

其中，形成栅极堆叠层之前还包括在栅极沟槽中形成垫氧化层。

其中，掩模图案由光刻胶和/或硬掩模层构成。

其中，硬掩模层材质与层间介质层材质相同。

其中，形成栅极堆叠层之前还包括在栅极沟槽两侧衬底中形成源漏区，刻蚀形成的接触孔也暴露源漏区。

其中，第二层间介质层与层间介质层材质不同。

其中，掩模图案的宽度大于栅极沟槽的宽度。

依照本发明的后栅工艺中器件隔离方法，利用掩模保护金属栅极然后刻蚀去除多余部分，成功进行器件之间隔离之外还同时避免了金属栅极在平坦化过程中发生的剥离问题。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图4为依照本发明的后栅工艺中器件隔离方法各步骤的剖视图;以及

图5为依照本发明的后栅工艺中器件隔离方法的示意流程图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了避免了金属栅极在平坦化过程中发生的剥离问题的后栅工艺中器件隔离方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语‘第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。