[发明专利]半导体器件及其制造方法

说明书

本发明公开了一种半导体器件，包括：多个鳍片，在衬底上沿第一方向延伸；顶栅极，沿第二方向延伸并且跨越了每个鳍片；源漏区，位于顶栅极两侧的鳍片上；沟道区，位于源漏区之间；体栅极，位于多个鳍片之间并且位于顶栅极下方，沿第二方向延伸。依照本发明的半导体器件及其制造方法，依照本发明的半导体器件及其制造方法，采用额外的体栅极，控制了源区和漏区之间由于鳍片底部造成的泄漏电流，减小了结泄漏电流同时还减小了结电容，提高了器件可靠性。

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种具有体栅极的FinFET及其制造方法。

背景技术

在当前的亚20nm技术中，三维多栅器件(FinFET或Tri-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。

例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。这些器件由于尺寸小、结构复杂，相邻的沟道之间容易互相干扰，因此沟道的隔离技术变得越来越重要。

现有的FinFET结构以及制造方法包括：1)SOI衬底的FinFET，利用光刻胶等掩模刻蚀SOI衬底，自动停止在埋氧层上，剩余的顶部硅层形成鳍片，而由于埋氧层能良好地绝缘隔离相邻的鳍片，因此无需额外的工艺步骤或者结构来隔离沟道；2)结隔离的体衬底FinFET，利用掩模刻蚀体硅衬底形成沟槽与鳍片，在鳍片之间的沟槽内沉积填充氧化物来侧向绝缘隔离相邻的鳍片，随后倾斜离子注入高剂量掺杂剂，在鳍片底部形成与上部不同导电类型的注入掺杂区，利用PN结来隔离鳍片与衬底；3)基于材料来隔离的体衬底FinFET，利用掩模刻蚀体衬底形成沟槽与鳍片，在鳍片之间的沟槽内沉积氧化物以侧向隔离，在鳍片侧面形成氮化物等侧墙以提供保护，执行热氧化，使得未被侧墙保护的鳍片底部部分或者全部被氧化以致于彼此相连形成横向的氧化层，利用得到的氧化层来隔离鳍片与衬底。

在上述这些结构以及方法中，SOI衬底的FinFET虽然结构和工艺简单，但是衬底材料成本高，不如体Si衬底易于用于大规模生产；体硅衬底上利用PN结隔离的FinFET利用注入结隔离，隔离效果受到注入剂量、深度的制约而效果较差，并且注入工艺难以控制，容易向沟道区引入额外的掺杂而影响器件导电性能；体硅衬底上利用横向选择氧化隔离的FinFET则工艺复杂成本高昂，热氧化温度高，沟道区容易引入额外应力和应变从而影响导电。此外，这些技术通常都是在形成硅鳍片的过程中制作，当FinFET采用后栅工艺制造时，假栅形成之前形成硅鳍片过程中制作的隔离结构，经历后续工艺时绝缘性能可能受损。另外，当前的这些硅鳍片沟道隔离结构通常都是在沿垂直沟道方向(以下称为X-X’方向或者第二方向，也即栅极线条延伸的方向)上形成的，对于沿沟道方向(以下称为Y-Y’方向或者第一方向，也即鳍片线条延伸的方向)上鳍片之间以及与衬底的隔离则不够完善。

总之，现有的FinFET器件难以控制通过鳍片的底部形成源区和漏区之间的泄漏。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种新的FinFET结构及其制造方法，能有效控制通过鳍片的底部形成源区和漏区之间的泄漏，减小结泄漏电流以及结电容。

为此，本发明提供了一种半导体器件，包括：多个鳍片，在衬底上沿第一方向延伸；顶栅极，沿第二方向延伸并且跨越了每个鳍片；源漏区，位于顶栅极两侧的鳍片上；沟道区，位于源漏区之间；体栅极，位于多个鳍片之间并且位于顶栅极下方，沿第二方向延伸。

其中，体栅极与衬底之间具有体栅极绝缘层以及第一绝缘隔离层。

其中，体栅极与顶栅极之间具有第二绝缘隔离层以及顶栅极绝缘层。