[发明专利]抑制辐射引起的背栅泄漏电流的SOI器件及其制备方法

权利要求书

1.一种抑制辐射引起的背栅泄漏电流的SOI器件，所述包括：衬底（1）、埋氧层（2）、半导体体区（3）、栅区（5）、源区和漏区（6）、栅侧墙（7）和轻掺杂漏LDD区（8）；其中，埋氧层（2）位于衬底（1）之上，半导体体区（3）及源区和漏区6位于埋氧层（2）之上，并且半导体体区（3）位于源区和漏区（6）之间，LDD区（8）位于半导体体区（3）的两侧顶端，栅区（5）位于半导体体区（3）之上，两个栅侧墙（7）分别位于栅区（5）的两侧并在LDD区（8）之上，其特征在于，所述SOI器件进一步包括防泄漏区，所述防泄漏区凹陷在埋氧层（2）内，并且位于半导体体区（3）之下。

2.如权利要求1所述的SOI器件，其特征在于，所述防泄漏区的长度与半导体体区（3）的长度相同，厚度为10纳米到20纳米。

3.如权利要求1所述的SOI器件，其特征在于，所述防泄漏区采用的半导体材料与半导体体区（3）的材料相同；掺杂类型与半导体体区（3）的掺杂类型相同。

4.如权利要求1所述的SOI器件，其特征在于，所述防泄漏区按照掺杂浓度的不同，分为三个部分：第一部分（41）、第二部分（42）和第三部分（43）；其中，所述第一部分（41）和第三部分（43）位于防泄漏区的两端，分别靠近所述源区和漏区（6），两者之间为第二部分（42）；第一部分和第三部分（41）和（43）的掺杂浓度与半导体体区（3）的掺杂浓度相同，同为轻掺杂；第二部分（42）的掺杂浓度与源区和漏区（6）的掺杂浓度相同，同为重掺杂。

5.如权利要求1所述的SOI器件，其特征在于，所述第一部分（41）和第三部分（43）的长度与LDD区（8）的长度相等。

6.一种权利要求1所述的抑制辐射引起的背栅泄漏电流的SOI器件的制备方法，其特征在于，所述制备方法包括以下步骤：

1）准备SOI基片，包括衬底、埋氧层和上层区；

2）利用第一光刻版，采用光刻技术，留出埋氧层中的凹陷区的图形，刻蚀上层区，控制刻蚀时间和刻蚀深度，在埋氧层中形成凹陷区；

3）在凹陷区外延生长一层半导体材料；

4）第一次离子注入，对埋氧层中的凹陷区外延生长的半导体材料形成轻掺杂；

5）淀积一层绝缘体材料作为第二次离子注入的阻挡层；

6）利用第二光刻版，进行第二次光刻，刻蚀形成将要进行重掺杂的防泄漏区的第二部分的窗口；

7）第二次离子注入，形成重掺杂的防泄漏区的第二部分，同时形成轻掺杂的第一部分和第三部分，从而形成防泄漏区；

8）腐蚀掉阻挡层；

9）第二次外延生长半导体材料，CMP平坦化；

10）分别按常规方法制备SOI器件的栅区、栅侧墙、LDD区、源区和漏区。

7.如权利要求6所述的制备方法，其特征在于，在步骤2）中所述凹陷区的厚度为10纳米到20纳米。

8.如权利要求6所述的制备方法，其特征在于，在步骤3）和9）中外延生长的半导体材料与上层区的半导体材料相同。

9.如权利要求6所述的制备方法，其特征在于，在步骤4）和7）中离子注入的掺杂类型与半导体体区的掺杂类型相同。